當前，在AI大模型和自動駕駛等應用的推動下，全球算力需求大爆發，其中相當一部分是智能算力的需求。根據市場分析機構IDC的統計數據，2022年中國智能算力規模已經超過了通用算力規模，達到268.0 EFLOPS（每秒1018次，即百億億次浮點運算），預計到2026年，中國智能算力規模將達到1271.4 EFLOPS。
智能算力規模呈指數級增長的背后，AI芯片作為系統的基石，如何保障算力高效、充足的供應，成為全行業亟須解決的問題，這也給AI芯片的設計和驗證提出了新的挑戰。
AI芯片設計的新范式
從通用算力時代走向智能算力時代，AI芯片的形態更加豐富，除了傳統的GPU、CPU、FPGA和ASIC四大類之外，各種類型的加速器xPU層出不窮。同時，隨著AI應用落地需求逐漸明確，AI芯片的設計范式也在發生改變。
第一個明顯的改變是“軟件定義系統”在深刻影響AI芯片設計。當前，“軟件定義系統”在很多行業都有所體現，比如軟件定義數據中心、軟件定義汽車等。“軟件定義系統”要求系統中的硬件引擎是可編程的，能夠根據軟件的需求進行定義。這就需要軟件和硬件進行協同設計，給EDA工具帶來額外的工作負載。另外，“軟件定義系統”需要AI芯片在架構設計上具有很高的靈活性，因而設計團隊在做最終決定時，往往會進行多次架構的調整，給系統仿真和軟硬件系統驗證提出了更高的要求。
第二個明顯的改變則是多模態AI大模型對AI算力的靈活性提出了更高的要求。當前，應用于AI大模型的AI芯片方案主要是GPGPU，原因在于GPGPU不僅能提供高并行計算能力，在算子和軟件生態方面也具有很大的優勢。未來，AI大模型的發展趨勢一定是多模態，要對各種模態進行統一的預訓練處理，不僅僅是需要超大規模的算力集群，同時組成算力集群的AI芯片需要提供多元的算子，FP64雙精度浮點計算單元占比需要持續調整以找到最佳值。
當然，摩爾定律發展和先進封裝技術對AI芯片設計的影響會持續存在。隨著摩爾定律的穩步推進，每一代新的工藝節點都能夠帶來性能提升和功耗降低，然而隨著晶體管體積縮小愈發困難，加上芯片的性能和功能要求越來越高，構建更大型的AI芯片就成為很多廠商選擇的路徑。如果在芯片內再加入先進封裝技術，便會顯著提升芯片的復雜度，也會帶來更多的芯片設計風險。
另外，迭代周期逐步縮短讓設計壓力與日俱增。通用算力時代，AI芯片的迭代周期大概是每兩年更新一代，現在這一周期已經變為一年，甚至是更短。主要原因在于，智能算力時代，市場對于AI芯片的算力需求是近乎直線上漲的，因此在同一代工藝上，廠商一般會選擇迭代兩代芯片。不過，只有經過充分的仿真和驗證，才能確保流片的成功與質量。
在這里必須提到AI芯片高昂的流片成本。在芯片設計和芯片量產之間，流片是一個關鍵的環節，當芯片完全設計出來以后需要按照圖紙在晶圓上進行蝕刻，工藝制程、晶圓尺寸和芯片復雜度等都會影響流片的成功率和成本。而AI芯片一般在各項指標方面處于頂尖水平，這就導致AI芯片的流片成本是非常高昂的。這里以蘋果公司的M系列芯片為例，根據Digits to Dollars分析師Jay Goldberg的爆料，蘋果M3、M3 Pro和M3 Max處理器的流片成本高達10億美元，如此高昂的成本讓流片失敗的代價太大了。
將這些因素疊加在一起，我們就需要一個芯片設計驗證的新范式，保障芯片的設計迭代和投產效率。在新的設計范式里，硬件輔助驗證(HAV)平臺需要有更大的FPGA容量和更高的效率，以應對日益復雜的AI軟硬件系統。
隨著AI芯片復雜度提升，HAV的方式實際上也在發生變化。傳統HAV包括硬件加速器(Emulation)、硬件仿真器或者HDL仿真加速(Simulation Acceleration)等。在這些方式里，芯片設計和系統軟件團隊的聯系是非常微弱的，導致設計人員在設計的過程中缺乏對于系統和軟件的充分理解，到了系統和軟件驗證的時候，會發現大量的設計問題，有時候甚至要從頭來過。
FPGA原型驗證原本只是HAV的輔助方案，芯片復雜度顯著提升之后，這種方式成為關鍵。FPGA是非常適合用于HAV的——AI芯片的架構設計、功耗分析和軟件堆棧驗證等都可以在FPGA中進行。
值得注意的是，當越來越多的芯片把HAV重點轉向FPGA平臺之后，也推動了這一平臺的變革。傳統FPGA原型驗證平臺只是提供高效和可編程的特性，在新的平臺里，通過更大容量的FPGA，這些性能都得到了強化。另外，引入專屬的多FPGA間互聯使得構建更強大、更快速的FPGA平臺成為可能；引入特色功能IP和接口方案，讓設計實現更加高效；增強與系統軟件工作的聯系，尤其是支持軟件開發和調試套件，讓軟硬件設計不再割裂進行；適配更加強大的EDA工具，讓系統實現超高的設計能見度。
此時，FPGA平臺能夠帶來數倍于傳統硬件仿真加速的效率，并提供出色的敏捷性和可擴展性，還能夠進行軟硬件的并行開發，大幅縮短芯片的上市周期。當然，要想充分利用FPGA在HAV過程中的潛能，離不開性能強大的EDA工具。
創新工具為HAV賦能
總結而言，新時代AI芯片等大型芯片的設計挑戰包括：芯片和系統的復雜度不斷提升，芯片的門級數量已經達到數十億，每一個邏輯門都要和其他器件的電氣參數達到相同的標準，這給缺陷和故障檢測帶來了極大的挑戰；“軟件定義系統”需要軟硬件在協同設計方面配合得更加緊密；不斷縮短的上市周期，以及持續攀升的流片成本，進一步增加了大型芯片設計的風險。
在這種情況下，芯片設計產業迫切需要性能強大的HAV工具組合，新思科技ZeBu EP系列和HAPS-100 12 FPGA原型系統則應運而生，幫助芯片設計人員更好地應對AI芯片等大型芯片的設計挑戰，降低設計和流片的風險，并確定芯片設計項目能夠如期交付。
ZeBu EP系列
新思科技ZeBu EP系列中的ZeBu EP2是一個可擴展的、用于硬件仿真(Emulation)和原型(prototyping)的硬件平臺，幫助芯片設計人員在HAV平臺統一仿真和原型驗證。ZeBu EP2具有出色的性能和可擴展性，包括：
單機架提供高達14.4億門的容量，容量可擴展到58億門；
支持關鍵HAV用例，如早期RTL驗證和回歸，性能/功率分析，軟件/硬件驗證等；
極具優勢的單機成本和< 10kW/十億門的功耗表現；
可執行各種軟件棧并支持當前最先進的接口協議。
ZeBu EP2
這里要特別展開說一下軟件/硬件驗證和性能/功耗分析。首先是軟件/硬件驗證，其是應對當前和未來大型芯片設計挑戰的有力抓手。就以AI芯片為例，能否高效運行當前熱門的AI負載是衡量芯片設計是否成功的關鍵。ZeBu EP2提供專門的虛擬接口和虛擬設備解決方案，設計人員無需物理設備，便能夠通過虛擬設備搭建一個系統的測試環境，這樣軟件開發人員就可以盡早測試他們的軟件代碼，將錯誤檢測和部署方案的時間大大提前。
借助ZeBu EP2，芯片設計人員可以通過專用的性能和功耗分析工具來改善芯片的性能和功耗。同時，通過更早地部署軟件，ZeBu EP2還可以幫助設計人員優化整個系統的性能和功耗，工具自帶的協議事務處理器（transactor）、內存模型（memory model）和速度適配器（speed adapter）可用于運行要求嚴苛的工作負載。
HAPS-100原型系統
HAPS-100是新思科技容量和密度最高的基于FPGA的原型驗證(prototyping)系統，尤其適用于需要FPGA擴展的大型芯片設計的原型驗證。HAPS-100允許芯片設計人員、軟件開發人員和驗證工程師跨地區、跨工作類別進行項目溝通，帶來了更大規模、更高性能、更高debug效率和更低成本。
HAPS-100 FPGA原型平臺
HAPS-100 12 FPGA原型平臺則是HAPS家族中擁有最高容量和密度的一款產品，具有靈活的互聯特性和機架友好型設計。該平臺特別適用于需要許多FPGA的大型設計的原型驗證，如Chiplet系統或者其他大型芯片設計。與其前身HAPS-100 4 FPGA一樣，HAPS-100 12 FPGA平臺的高協調性為跨部門協作創新提供統一平臺。
另外，HAPS-100 12 FPGA還提供了模塊化的硬件輔助驗證工作流，驗證工程師可以為單個模塊構建和優化他們的原型模型，然后利用單個模塊的原型搭建單芯片或多芯片硬件原型驗證，而無需進行多項目的重復性開發。受益于Synopsys IP原型包，HAPS平臺對于加速IP集成、軟件開發和系統驗證至關重要。
新思科技ZeBu EP2和HAPS-100 12 FPGA原型平臺共享一個通用硬件平臺，這些新產品進一步拓展了業界廣泛的HAV產品組合，為AI芯片等大型芯片設計保駕護航。就像微軟首席工程師Lam Ngo所言，“擁有不同原型模型的通用硬件平臺，意味著我們可以實時將大模型或小模型部署到硬件上，進而減少計算和存儲資源的利用，并能夠根據我們的需求輕松快速地擴展。”
寫在最后
隨著工作負載類型發生改變，AI對算力的需求已經從傳統算力過渡到了智能算力，“軟件定義系統”和算子高度靈活給傳統AI芯片設計提出了新的挑戰。與此同時，工藝、成本、規模和迭代周期這些傳統的芯片設計挑戰也更加嚴峻，AI芯片等大型芯片設計需要全新的設計范式。
在新的設計范式里，軟硬件協同開發是非常有必要的，這要求HAV平臺部署在更大的FPGA平臺上，能夠為軟件驗證提供真實的硬件環境，且芯片設計人員、軟件開發人員和驗證工程師需要有統一的平臺來進行高效溝通，從而保證最終流片回來的芯片是滿足系統部署需求的。
在新的設計范式里，需要更加強大的EDA工具作為平臺靈活調度FPGA資源并提供廣泛的設計支持，新思科技ZeBu EP2和HAPS-100 12 FPGA原型平臺很好地滿足了這一點，擴充了HAV平臺的能力和豐富度。
END
