SARADC片上校正算法

一、前言

本文總結了近幾年流行的應用于SAR ADC的幾種數字校正算法。SAR ADC （Successive Approximate Register Analog-to-Digital Converter）是一種基于二分搜索算法的逐次逼近模數轉換器。

其功能如所有奈奎斯特模數轉換器一樣，以一定的采樣率采樣輸入的模擬信號，得到連續的對應數字碼字的輸出。

以上圖的單端輸入SAR ADC為例。對于模擬輸入Vin，需要有采樣/保持（S/H）電路，采樣并保持輸入電壓在轉換時間內的穩定，連接至比較器的一端。比較器另一端連接的則是左端連接了Vref（基準電壓）的DAC（數模轉換器）。在SAR ADC中，DAC通常由二進制電容陣列構成，利用開關控制二進制C-DAC（capacitive DAC）來輸入二分搜索算法的基準，從而在之后的時鐘周期內與輸入電平進行逐次的比較并改動數位碼（同時也是電容的控制開關）進行逼近，一個4位SAR ADC的逼近過程如下圖所示：

但是由于比較器存在失調(Comparator offset)；電容的真實值存在偏差（Capacitor mismatch），會使得逐次逼近過程不能達到所期望的精度。因此，在當今的SAR ADC設計中，都會加入片上數字校正技術，以求盡可能減小非理想因素造成的影響。

二、數字校正技術

1. Split ADC - LMS feedback loop all-digital background calibration

REFERENCE: McNeill et al. - 2011 - All-digital background calibration of a successive approximation ADC using the split ADC architecture

簡述：這項工作介紹了一個持續在后臺運行的數字校正方法，與輸入信號無關，而且校正時間足夠追蹤參數的變化（收斂時間短）。

主1要創新點：（1）動態段指定（DSA）方法：單位電容隨機分配至二進制位置，用16個單位電容來隨機代表為15C（8-4-2-1）的二進制電容陣列。（2）LMS遍歷（LMS iteration）對矩陣進行粗糙求解。（3）LMS回路算法對W權重值進行逐次修正。

方法概述：SAR ADC架構的修改：將原本一個ADC拆分為兩個。通過兩個ADC的輸出求差，得到誤差通過一個LMS回路算法不停的校正，直到對所有輸入信號的兩個ADC的平均權重誤差為0，最后對兩個ADC的輸出求平均，在通過正則化得到最終結果。

需要注意：雙ADC的KT/C噪聲。雖然兩個ADC需要減半電容，從而增加3dB的KT/C噪聲，但是可通過平均辦法降下來了。

校正全過程：

（1）對輸出的逼近的最終的基準電壓就是對每個數碼位乘上權重位求和，只要這個權重為近似理想，那么就能得到精確的結果，之后的LMS回路算法就是對W的逐次修正。

（2）通過兩個ADC分別得到兩組“正確的權重+A錯誤”和“正確的權重+B錯誤”。

（3）通過相減，Δx=B錯誤-A錯誤。通過相減達到與輸入信號無關。

（4）N組數據的轉換，用矩陣表示上式，創造足夠多的更新信息。

（5）繼續在上式加入增益和失調誤差。在最后多一個常數項。在矩陣表示上也做出相應的改變。

（6）為了減少消耗，校正主要給大的兩個板，總共需要計算的參數（權重參數）約為35個。

（7）為保證矩陣可逆，需要使用動態段指定技術-DSA技術（如下圖）。發現若不是用DSA，由于矩陣行的相似性，會有大概率會造成不可逆矩陣，而若使用了，使得不管對輸入還是dc信號，都可以保證矩陣的可逆。

（8）雖然要求姐矩陣需要計算矩陣的逆，單數同理在LMS方法下，尋求確定解是不必要的。因此利用[5]中LMS iteration方法得到的近似解，再利用一次一次的LMS更新（如下圖），得到正確的權重值。

LMS iteration reference：Mcneill - 2009 - Digital background calibration algorithm for Digital Background Calibration Algorithm for Split ADC Architecture

（9）最后，對于兩個的范圍不同的ADC，gain error所帶來的正則化最后的權重值需要乘上一個h，h等于原有權重之和處于新的權重之和。

2. Double Conversion - Perturbation-based background calibration

REFERENCE: Liu, Huang, Chiu - 2011 - A 12-bit, 45-MSs, 3-mW Redundant Successive- Approximation-Register Analog-to-Digital Converter With Digital Calibration

簡介：使用了一個基于微擾的數字后臺過程，結合一個自適應回路來得到正確的權重，但是這項技術需要遍歷所有輸入的可能，最終對進行權重W進行數字校正。

校正原理：輸入偏移Δa對應輸出偏移Δd，若系統為線性，則Δa帶來的變化應該和對應的Δd相同；若系統由于非理想因素表現為為非線性，則Δa帶來的變化應該和對應的Δd則會有一個偏差。

注意點：（1）一個副作用是，因為offset double conversion必然帶來兩倍的比較器和量化的噪聲，因此噪聲會提高3dB。（2）比傳統的基準ADC 數字校正的數字邏輯復雜度降低很多；比2中所提的split ADC的方法減少比較器和走線（因為它用了2個ADC）。

校正過程：

（1）使用一個SAR ADC對每個模擬輸入量分別加入Δa和-Δa進行兩次采樣并轉換，期間使用相同的初始權重W，得到數字碼字，并計算得到權重和：d+和d-。

（2）將d+和d-作差理想情況下應該與2Δd相等，然而由于初始權重W的不理想，會有偏差， 因此任務就是通過LMS不停的修正過這一偏差，直到最后兩者相等。

（3）在修正完成過后，取d+和d-兩者的平均值作為最終的輸出。

3. Shorted input settling error detection

REFERENCE:Verbruggen et al. - 2014 - A 70 dB SNDR 200 MS s 2 . 3 mW dynamic pipelined SAR ADC in 28nm digital CMOS

簡介：原文是一種pipeline-sar ADC結構 （兩級流水線，一個粗糙的SAR ADC作為第一級，配上一個精確的SAR ADC作為第二級，殘差放大器連接兩級），在SAR ADC中利用了錯誤檢測的基于模擬的誤差檢測法。

校正原理：通過一個可調節的Vbs來對誤差（包括比較器失調，電容失配，殘差放大器增益（pipesar結構特有），和最終的信道時間常數（pipesar結構特有））進行校正。

校正過程：

（1）setup:將上下極板一端都接Vcm，上極板另一端全接1，下極板另一端全接0。

（2）然后斷開Vcm，另一端都接1000...并浮空，就可在浮空點產生Vcm±4V_LSB的電勢。

（3）上下極板都再通過一個電阻接Vcm，此時，產生的電勢為Vcm±ε。

（4）再斷開Vcm，上下極板的電勢為Vcm±ε，再通過正常的sar過程量化這一誤差。

4. Extra calibration DAC - Self calibration

REFERENCE: Gray, Hodges - 1984 - Special Papers A Self-Calibrating 15 Bit CMOS AD Converter

簡介：自校正技術是一種古老且廣泛使用的片上校正技術，，原文采用了N+M的分段式組合，Nbit的主DAC陣列和Mbit的sub DAC陣列，和一個額外的校正的電阻串校正DAC陣列（其設計精度略大于M），數字校正模塊在數字校正時鐘周期主導著電容的開關并將非線性度校正項存儲于寄存器內。（則以后利用寄存器的校正信息，對每次轉換進行校正）

校正原理：將每一位的電壓偏差表示為每一位的電容偏差，把最終的電壓偏差表示為每一位的電壓偏差乘上每一位的碼字求和。

校正過程：

（1）測量MSB的C_N電容對應的電壓偏差，如下圖，將所有電容接Vref出來MSB；再反過來，MSB接Vref其他電容不接。

如果MSB理想，那么它就會擁有剛好為電容和的一半的電容。因此，最終會在極板上產生一個余差電壓，這個測量得到的余差電壓剛好與MSB與理想值之間的電壓偏差遵從一定的關系，有關系式：

（2）同理，用這種辦法，測量所有其他的電容，得到通用的余差電壓和偏差電壓之間的關系式：

（3）通過用相對低位的DAC陣列來量化Nbit陣列的所有余差電壓通過關系式間接得到每一位的電壓偏差的量化，將從Nbit的最高位一直到Mbit陣列的最低位的量化信息存儲到寄存器內，關系式的電路實現通過兩個加法器和一個移位器。關系式：

（3）在以后的正常的SAR過程中，校正邏輯不需要再啟動了，SAR ADC和以往的轉換過程一樣，但在每次逼近的末尾，向存放校正值的寄存器讀取所需的校正值，并通過累加器（將對所有之前的為1的碼字的偏差值求和）加到轉換結果上，完成轉換。

5. Sign-based calibration - with an extra calibration DAC

REFERENCE: Ding et al. - 2017 - A 46 μ W 13 b 6 . 4 MS s SAR ADC With Background Mismatch and Offset Calibration

簡介：本文利用一種基于模擬的校正方法，利用在考慮電容的失配因素，冗余位不同碼字轉換得到相同碼字的特點，對這兩個相同碼字進行處理得到該位轉換的DNL誤差，只提取這一誤差的符號從而避免過多的消耗。然后在每次的轉換中，都需通過校正DAC陣列對這一誤差進行修正，每次通過得到的反饋即新的誤差的符號變化來調整修正的方向，最終達到誤差的修正，將校正DAC的校正信息存儲于寄存器中，完成校正。這一過程只對較大的幾位電容進行（MSB到MSB-4），并且從低到高逐一完成修正（因為低位的錯誤會影響到高位）。以下為DAC的架構圖（其中Level shifter用于比較器的失調校正）。

校正過程：

（1）設置轉換的檢測。當對某一次的轉換檢測出MSB-4位的特征碼字時，觸發校正機制（DAC某一位的mismatch校正或者比較器的失配校正取決于特征碼字）。特征碼字如下圖中的紅色字：

（2）校正機制將強制使得第16位為其相應的相同的碼字（如簡介中所描述的兩種冗余碼字表示相同碼字），然后最后一位的比較結果將得到這兩個碼字孰大孰小的信息，即符號位。

（3）對這個信息采集完成將觸發校正機制，將利用進制校正DAC陣列按照規則去修正這一DNL誤差，通過查看器符號位的變化來調整修正的方向（若符號位無變化繼續修，若符號位變化則反向修），修正過程和SAR的二分查找相似。

（4）當修正完畢，等待檢測下一個對應MSB-3的特征序列，直到最后完成MSB位的修正。

注：由于最后修正的MSB位包含之前所有位的DNL誤差，所以在最后正確的校正了MSB之后，雖然覆蓋了之前的校正信息，實際上已經包含了一直到MSB-4位的DNL誤差。

（5）這些校正值（對應校正DAC的開關）存于寄存器，在之后將利用校正寄存器的值在轉換過程最后的冗余位轉換之后再通過加法器完成修正。

6. Start-up calibration technique - double force

REFERENCE:

1. Lee et al. - 2015 - A 12b 70MS s SAR ADC C with Digital Startup Calibration in 14nm CMOS （提出）

2. Shen et al. - 2017 - A 16-bit 16MS s SAR ADC with On-Chip Calibration in 55nm CMOS（改進）

簡介：本技術使用了在011111和100000兩個碼字的轉換差異（MSB的誤差造成），以及x01111和x10000的差異（MSB-1位的誤差造成）等，利用DNL的誤差累積到最后進行數字校正。

需要注意：由于比較器offset的存在使得DNL向某一方向漂移，會使得LSB的幾位校正位不足以表示包含offset的錯誤值。

校正過程：

（1）在正常的轉換開始之前，從需要校正的最低位開始校正。忽略比校正位高的位數，通過分別強制（force）需要校正的那位為0和1，然后用正常的方式轉換比校其余的位數，可以得到一個D+和一個D-，兩者相減除以二即可得到該位的校正信息。

（2）從需要校準的第一位一直校正到最高位，直到最后對最高位的校正已經包含了低位的錯誤信息，利用一個寄存器（Error Table）記錄最終的MSB的校正信息。

（3）全部校正結束后，在每次正常轉換的最后，用加法器加入這一校正信息，再經過冗余轉換，得到最后的結果。

REFERENCE.2中的改進：

（1）從b4一直校正到b15，b4的校正由b0到b4r校正，b5以及之后的位數都由比校正位小的電容位校正，一直往后；由于更多的校正位（包括冗余位）的引入使得校正范圍變大。

（2）對1中提到的offset 的影響通過先測量offset再通過b0到b11的dither來抵消掉，可以防止offset干擾失配校正過程。這樣在最后的校正信息位數會達到N-1位，也需要用更龐大的加法器來實現最后校正信息的加入。

本文轉自知乎，作者李競濤，謝謝作者。如有侵權請聯系刪除。

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