本文主要介紹ESD的相關模型及測試標準、測試結果及判定、ESD相關防護等。
1、ESD模型
ESD放電模型分下列四類：
人體放電模式(Human-Body Model，HBM)
機器放電模式(Machine Model，MM)
組件充電模式(Charged-Device Model，CDM)
電場感應模式(Field-Induced Model，FIM)
測試模型分為以下兩類：
對于系統級產品測試的IEC電子槍放電模式
對于研究設計用的TLP模型
1.1、芯片級測試模型
人體放電模式(HBM)的ESD是指因人體在地上走動磨擦或其它因素在人體上已累積了靜電，當此人去碰觸到IC時，人體上的靜電便會經由IC的引腳而進入IC內，再經由IC放電到地去。此放電的過程會在短到幾百毫微秒(ns)的時間內產生數安培的瞬間放電電流，此電流會把IC內的組件給燒毀。對一般商用IC的2-kV ESD放電電壓而言，其瞬間放電電流的尖峰值大約是1.33安培。
HBM測試模型如下圖所示：
不同HBM靜電電壓與其產生的瞬間放電電流及持續時間的關系如下圖所示：
機器放電模式(MM)的ESD是指機器（例如機械手臂）本身累積了靜電，當此機器去碰觸到IC時，該靜電便經由IC的pin放電。因為機器是金屬，其等效電阻為0Ω，其等效電容為200pF。由于機器放電模式的等效電阻為0，故其放電的過程更短，在幾毫微秒到幾十毫微秒(ns)之內會有數安培的瞬間放電電流產生。
MM測試模型如下圖所示：
不同MM靜電電壓與其產生的瞬間放電電流及持續時間的關系如下圖所示：
組件充電模式(CDM)是指IC先因磨擦或其它因素而在IC內部累積了靜電，但在靜電累積的過程中IC并未被損傷。此帶有靜電的IC在處理過程中，當其pin去碰觸到接地面時，IC內部的靜電便會經由pin自IC內部流出來，而造成了放電的現象。此種模式的放電時間更短，僅約幾毫微秒之內，而且放電現象更難以真實的被模擬。IC內部累積的靜電會因IC組件本身對地的等效電容而變，IC擺放角度與位置以及IC所用包裝型式都會造成不同的等效電容。此電容值會導致不同的靜電電量累積于IC內部。
CDM測試模型如下圖所示：
CDM模式ESD可能發生的情形如下：
IC自IC管中滑出后，帶電的IC腳接觸到地面而形成放電現象。
IC自IC管中滑出后，IC腳朝上，但經由接地的金屬工具而放電。
FIM模式的靜電放電發生是因電場感應而起的。當IC因輸送帶或其它因素而經過一電場時，其相對極性的電荷可能會自一些IC腳而排放掉，等IC通過電場之后，IC本身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出來。
HBM，MM與CDM模型參數比較
1.2、系統級測試模型
系統級測試一般采用靜電槍模擬，靜電槍模型如下圖所示：
靜電槍一般有兩種放電頭（球頭不太常見），如下圖所示：
靜電放電產生器輸出電流波形及參數如下圖所示：
不同測試等級的具體電流波形參數不一樣，具體見下表：
測試等級 | 電壓(KV) | 放電峰值電流±10%(A) | 放電開關操作時的上升時間tr(ns) | 在30ns時的電流±30%(A) | 在60ns時的電流±30%(A) |
1 | 2 | 7.5 | 0.7~1 | 4 | 2 |
2 | 4 | 15 | 0.7~1 | 8 | 4 |
3 | 6 | 22.5 | 0.7~1 | 12 | 6 |
4 | 8 | 30 | 0.7~1 | 16 | 8 |
2、標準
ESD測試有系統級的IEC61000-4-2測試標準（靜電槍模擬放電）和零件級（芯片級）的JEDEC的JESD22-A114（HBM）、A115（MM）、C101（CDM、FIM）測試標準。
IEC61340系列標準：
IEC61340-1：ESD總論
IEC61340-2-1：靜電測量方法——帶電特性
IEC61340-2-2：靜電測量方法——電阻和電阻率
IEC61340-3-1：靜電影響模擬方法——靜電放電模擬——人體模型（HBM）
IEC61340-3-2：靜電影響模擬方法——靜電放電模擬——機器模型（MM）
IEC61340-3-3：靜電影響模擬方法——靜電放電模擬——帶電器件模型（CDM）
IEC61340-4-1：特別應用的測試——安裝地板及地面覆蓋物的靜電特性
IEC61340-4-2：待考慮
IEC61340-4-3：特別應用的測試——防靜電鞋類的特性
IEC61340-5-1：電子器件的靜電保護——一般性要求
IEC61340-5-2：電子器件的靜電保護——用戶指南
ESD敏感度測量標準：
ANSI/ESD STM5.1人體模型
ANSI/ESD STM5.2機器模型
ANSI/ESD STM5.3.1組件充電模型
ANSI/ESD SP5.3.2
ANSI/ESD SP5.4
ANSI/ESD SP5.5.1
模型 | 規范 | 備注 | |
芯片級 | 人體放電模式工業測試標準 | MIL-STD-883C method 3015.7 ANSI-STM5.1-2001 JESD22-A114D-2005 AEC-Q100-002D-2003 IEC61340-3-1 | 人體的等效電容定為100pF，人體的等效放電電阻定為1.5KΩ |
機器放電模式工業測試標準 | EIAJ-IC-121 method20 ANSI-STM5.2-1999 JESD22-A115-A-1997 AEC-Q100-003E-2003 IEC61340-3-2 | 等效電阻為0Ω，其等效電容為200pF | |
組件充電模式工業測試標準 | JESD22-C101-C ESD DS5.3.1 AEC-Q100-011B -2003 | IC對地等效電容各異，沒有統一模型參數 | |
電場感應模式工業測試標準 | JESD22-C101-C | ||
TLP(Transmission Line Pulse) | ESD SP5.5.1-2004 | TLP測試可以用來代替人體模型中的雙指數波形對設備進行抗擾度測試，通過對元件失效機理的分析，可以得出靜電放電脈沖注入到元件內的能量是導致元件失效的主要因素 | |
系統級 | 人體-金屬模型(Body-Metal Model)，也叫場增強模型（靜電槍模型） | IEC801-2 IEC1000-4-2 IEC61000-4-2 | 系統級測試標準，模型的儲能電容為150pF（包括發生器和受試設備、接地參考平面以及耦合板之間的分布電容）；放電電阻為330Ω，用以代表人手握金屬時的人體電阻；充電電阻為50~100MΩ。 |
在對電火工品進行靜電敏感度測試時，根據MIL-STD-1512采用的HBM的參數為電容500pF，電阻5kΩ；在汽車行業中，HBM參數為電容330pF，電阻2kΩ。
3、ESD等級及測試
ESD測試結果的評判等級分為芯片級和系統級，具體定義如下表所示：
芯片級 | 系統級 | ||||||||
HBM | MM | CDM | 接觸放電(Contact Discharge) | 空氣放電(Air Discharge) | |||||
等級 | 測試電壓/KV | 等級 | 測試電壓/KV | 探頭類型 | 等級 | 測試電壓/KV | 探頭類型 | ||
Okey | ±2 | ±0.2 | ±1 | 1 | ±2 | 尖頭探頭 | 1 | ±2 | 圓頭探頭（為了防止電荷泄漏），15KV以上用球形放電頭 |
Safe | ±4 | ±0.4 | ±1.5 | 2 | ±4 | 2 | ±4 | ||
Super | ±10 | ±1 | ±2 | 3 | ±6 | 3 | ±8 | ||
4 | ±8 | 4 | ±15 | ||||||
x | 特殊 | x | 特殊 | ||||||
芯片級測試波形參數如下所示 ：
3.1、系統級測試方法
系統級ESD測試中，接觸放電是首選的測試方法，也就是說在相同的放電電壓情況下，接觸放電的嚴格度遠大于空氣放電。
特例：某些情況下，如鍵盤的金屬導電部分藏在絕緣層覆蓋下，及設備螺釘的金屬部分有時可見不可及，此時就不得不用空氣放電測試。
接觸放電：
放電對象（位置）
放電等級
判斷標準
放電方法
放電導線與槍頭同時放在被測端子（表面）上，進行連續放電，放電間隔時間應不少于1秒；
先用槍頭對被測端子（表面）放電，然后將槍頭移開，再用放電導線對被測端子（表面）的電荷導入大地。
如果上述兩種測試方法的結果不同時，應以惡劣的結果為準。
空氣放電：
放電對象（位置）
放電等級
判斷標準
放電方法：槍頭緊貼絕緣件的表面，絕緣件之間的縫隙滑行，如在某點出現放電現象（可能是對絕緣表面下的非絕緣器件放電），則需對該點放電10次。（對無放電現象發生的表面，無需進行10次放電操作）無需對水平、垂直金屬板進行放電操作。
3.2、芯片級測試方法
芯片級的測試，靜電加在引腳之間，各種引腳可以進行組合，詳細見下：
加在I/O口和VDD/VSS之間
加在pin和pin之間
加在VDD和VSS之間
加在多個VSS和VDD之間
加在模擬引腳之間
4、ESD防護
ESD防護器件的一般連接方式如下圖所示：
4.1、系統級防護
系統級防護主要就是增加板級ESD防護器件，具體可參見之前的文章《防護類器件介紹》。
選擇ESD器件應該遵循下面的要求：
選擇靜電保護器件是應注意鉗制電壓不要超過受保護器件的最大承受電壓；
電路電壓不超過保護器件工作電壓；
低電容值、漏電流盡可能的減少干擾及損耗；
靜電保護器件盡量安裝在最接近靜電輸入的地方，遠離被保護器件；
靜電保護器件一定接的是大地，不是數字地；
盡可能的用Vcc和地平面充當電源和地分散能量；
回地的線路盡量的短，靜電保護器件與被保護線路之間的距離盡量的短；要確保印刷電路上的走線從ESD保護二極管陣列的Vp和Vn到Vcc和地平面間走線盡量地短、寬。理想情況是，將Vp和Vn直接通過多個過孔接到Vcc和地平面；
在Vp和地平面間連入一個高頻旁路電容——用最短的走線使自感最小；
盡量避免被保護與未被保護線路并排走線。
4.2、芯片級防護
隨著器件尺寸越來越小，結深越來越淺，GOX（柵氧化層）越來越薄，所以靜電擊穿越來越容易，而且在高級制程里面，Silicide引入也會讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設計都要克服靜電擊穿問題。
靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來設計，所以你會看到Process有一個ESD的option layer，或者Design rule里面有ESD的設計規則可供客戶選擇等等。當然有些客戶也會自己根據SPICE model的特性通過layout來設計ESD。
4.2.1、制程上的ESD
制程上解決ESD問題，要么改變PN結，要么改變PN結的負載電阻，而改變PN結只能靠ESD_IMP了，而改變PN結的負載電阻，就是用non-silicide或者串聯電阻的方法了。
Source/Drain的ESD implant：因為LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，需要一個單獨的器件沒有LDD，但是需要另外一道ESDimplant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個額外的MOS的Gate就必須很長防止穿通(punch through)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。
接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V→6V)，所以可以在LDD尖角發生擊穿之前先從Drain擊穿導走，從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種只能用于non-silicide制程，否則contact你也打不進去implant。
SAB (SAlicide Block)：一般為了降低MOS的互連電容，會使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，器件負載電阻就會變低，外界ESD電壓將會全部加載在LDD和Gate結構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。
串聯電阻法：這種方法不用增加光罩，應該是最省錢的了，原理有點類似第三種(SAB)增加電阻法，故意給他串聯一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。
4.2.2、設計上的ESD
這完全靠設計者的功夫，有些公司在設計規則就已經提供給客戶solution了，客戶只要照著畫就行了，有些沒有的則只能靠客戶自己的designer了，很多設計規則都是寫著這個只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS(Gate-Grounded NMOS)，PMOS稱之為GDPMOS(Gate-to-Drain PMOS)。
以NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發射結正偏,集電結反偏)，所以呈現Snap-Back特性，起到保護作用。PMOS同理推導。
本文主要介紹了ESD的相關模型及測試標準、測試結果及判定、ESD相關防護等。ESD防護可以參見《防護類器件介紹》中的相關部分。
