DPHY需要完成初始化, 當clock lane和data lane的init_done置高, 以及stopstate拉高, 標志著初始化完成。?見下圖。
給到DPHY的Core_clk需要時200MHz, free-running的時鐘, 這個時鐘可以來自版上時鐘晶振, 或者FPGA內單獨的MMCM/PLL, 但該時鐘不能來自與兩個級聯的MMCM。
另外需要注意的是, 所有給到DPHY的時鐘需要滿足+/-100PPM, 不滿足該要求可能會導致數據出錯或者重復數據。
Core_rst, 如圖所示, 需要assert至少四十個dphy_clk_200M cycle, 然后才能釋放。
在上電后, 當master DPHY發給slave D-PHY的cp/cn(clock lane)和dp/dn(data lane)保持在LP-11超過T_INIT時間, 初始化完成. T_INIT必須大于100us。
當line rate < 1500Mbps, video_aclk1 = Line Rate(Mb/s)*Data Lanes/(8*4), 同是, 還需要滿足輸出的帶寬大于等于輸入帶寬, video_aclk2 = (Line Rate(Mb/s)*Data Lanes) /(Pixels per Clock*Number of Bits Per Pixel). 因此, video_aclk需要同時大于這兩個數值。
當line rate> 1500Mbps, 只需要滿足輸出的帶寬大于等于輸入帶寬, video_aclk >= (Line Rate(Mb/s)*Data Lanes) /(Pixels per Clock*Number of Bits Per Pixel)。
當沒有VFB并且line rate < 1500Mbps, video_aclk >= Line Rate(Mb/s)*Data Lanes/(8*4)。
當沒有VFB并且line rate > 1500Mbps, video_aclk >= rxbyteclkhs。
對于UltraScale +, 滿足timing的Video_aclk最大值是250MHz, 7 series是150MHz, 如果需要提高吞吐量, 可以增加pixel per clock。
Lite_aclk應該小于等于video_aclk。
PG232提供了幾個demo, 如下, 這些demo可以用來作為參考和幫助debug。
下圖是DPHY的流程圖, 在PHY完成初始化后，clock lane切換到HS mode, 然后data lane切換到HS mode, 開始接收數據。
初始化完成后，可以讀MIPI CSI-2 RX subsystem IP的所有寄存器。比如，Core Configuration Register (0x00)的bit 0 (Core Enable)有沒有打開。
Timing有沒有滿足。
Video_aclk有沒有IP要求。
Interrupt Status Register (0x24) bit 21(Incorrect Lane configuration)有沒有置高。
Interrupt Status Register (0x24) line buffer full有沒有置位,如果是,一般是輸入快于輸出, 可以考慮增加pixels per clock, 降低line rate。
如果MIPI CSI-2 RX Subsystem沒有收到packets, 那么可能sensor沒有發數據, 或者, Frame end packets沒有收到, 或者ECC校驗沒有通過.這時候可以觀測DPHY的DL_STATUS Register的PKT_CNT,確認packets有沒有增加. 如果沒有增加, 進一步檢查DPHY的輸入和輸出.檢查MIPI CSI-2 RX Subsystem的Interrupt Status Register的ECC錯誤, 如果看到很多的ECC 2-bit錯誤, 那么就是ECC檢驗沒有通過。
如果看到SoT Error, SoT sync Error或者 ECC 1-bit, ECC 2-bit, CRC錯誤, 一個可能是sensor和MIPI CSI-2 RX Subsystem Lane position mismatch，需要檢查是否first byte of the packet在lane 0, 然后next byte在lane 1. 另外一個就可能是sensor的輸出timing問題, 可以嘗試調整DPHY的HS_SETTLE,當然, 也有可能是SI問題。
