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1–35kV范圍內中壓（MV）配電和轉換中的一些電力電子應用包括用于太陽能等可再生能源系統的并網逆變器和DC/DC轉換器、電源管理和分斷設備（如固態斷路器）、用于直流微電網的DC/DC轉換器1以及需要雙向逆變器的電池儲能系統。
高壓碳化硅器件/模塊封裝的挑戰
l由于其更快的開關速度，SiC器件對封裝中的寄生電感更敏感。這些電感會與器件電容共振，造成不良的電磁干擾。在高速電流瞬變（di/dt）期間，器件上可能會產生較大的過壓，這會降低器件可靠性或導致災難性故障。
l并聯器件通常用于實現模塊額定電流。寄生電感/電容或靜態器件參數（如閾值電壓）的不平衡會導致并聯芯片上的瞬態電壓過沖變化。具有較高過沖的芯片將獲得更大的開關損耗，因此溫度更高。這會縮短模塊壽命。通常添加外部柵極電阻器來控制過沖。然而，這會增加開關時間，從而增加損耗。目前，已經提出了低電感無焊線互連方案，例如，金屬柱平行板互連。2去耦電容可用于減輕寄生電感的影響。一種方法是將電容器放置在功率器件上方，形成一個垂直電力環路，使模塊占水平位面積保持不變。
l傳統的功率模塊包括穿過絕緣陶瓷基板（如直接鍵合銅或DBC）到散熱器的寄生電容，散熱器通常處于地電位。在較高電壓瞬變（dV/dt）下，該電容成為共模（CM）電流流過系統接地的路徑。濾波器和扼流圈可以緩解這種情況。但是，它們會增加成本和復雜性。可以使用多層陶瓷基板添加屏蔽層，將CM電流返回芯片，同時降低高頻噪聲。
l這些高壓器件中產生的高電場可能超過封裝中介電材料的擊穿強度。這會產生局部放電（PD），從而損壞絕緣陶瓷基板。減少電場，從而增加絕緣基板附近的PD起始電壓（PDIV）是關鍵，因為這通常是PD發生的地方。
圖1顯示了上面討論的一些挑戰。
圖1：功率模塊封裝的挑戰
高功率密度、高速10kV功率模塊封裝方案
DiMarino在CPES的團隊提出了一種創新的封裝解決方案，用于10kV，350mΩ SiC功率模塊，具有高開關速度，改進的高壓性能和更低的CM電流。6還對該擬議封裝的關鍵方面進行了實驗驗證。圖2顯示了半橋模塊的原理圖和3D模型。
圖2：擬議的封裝——（a）原理圖;（b）底部堆疊基板，帶有六個10kV MOSFET芯片和柱子;（c）帶有嵌入式去耦電容器的頂部堆疊基板;（d）顯示通孔和PCB的側視圖;（e）帶彈簧端子的模塊;（f）帶集成式直接基板冷卻器的外殼
下面討論其一些主要設計和結構特性：
l半橋模塊每支路具有三個10kV碳化硅MOSFET。不使用外部反并聯二極管。SiC MOSFET 體二極管的顯著改進可實現對稱反向傳導和低恢復損耗。7
l模塊尺寸為74 ×49 × 11mm（不含外殼），功率密度為13W/mm3。增加的外殼和集成的冷卻器使凈功率密度達到4W/mm3。
l在功率模塊中，電場集中在陶瓷、金屬和封裝的交點，5被稱為三關鍵點。堆疊DBC基板可以減少塊狀陶瓷內和關鍵三點處的電場。8當低邊開關導通時會產生最惡劣情況的電場。對這種條件下的電場仿真得出結論，在堆疊陶瓷方法中，中間金屬層應連接到直流母線電壓的一半，即在這種情況下為5kV。與單基板相比，峰值電場減少了58%，并且均勻分布在兩個塊狀陶瓷基板內。創建半總線的實現是通過一對5kV陶瓷去耦電容完成的，如圖2（c）所示。電容器的5kV中點連接通過金屬柱和過孔完成，如圖2（d）所示，并連接到底部DBA堆棧的中間金屬層。所提出的模塊具有平面夾層結構。如圖2（d）所示，使用了四個基板，芯片下方有兩個（DBA1，DBA2），上面有兩個（DBA3，DBA4）。堆疊基板方法有效地提高了PDIV。開發了一種壓力輔助銀（Ag）燒結工藝，用于粘合50×50毫米底部和35×75毫米頂部堆疊基板。與焊料相比，銀燒結具有低空隙含量、更高的導熱性和可靠性以及經歷多次燒結循環而不影響先前燒結接頭的能力。印刷漿料涂覆干燥后，在液壓機中施加1MPa的壓力，溫度升至260°C進行燒結。基板在均勻壓力下冷卻，以防止鋁（Al）和氮化鋁（AlN）之間的CTE不匹配彎曲或開裂。測得的線熱阻為0.11–0.14K/W，表明具有良好的均勻性。
l由鉬（Mo）制成的金屬柱用于增加距離，從而減少芯片和頂部基板之間的電場。選擇Mo是因為其低CTE。對后附著嘗試了無壓和壓力輔助銀燒結方法，在粘合強度方面產生了類似的結果。最佳柱高是電磁和靜電性能之間的權衡，較短的柱子可降低寄生電感和電阻，但會增加電場強度。該場需要低于封裝材料的擊穿強度。電場分布的仿真表明，當柱子高度從1mm增加到2mm時，電場顯著降低;因此，選擇了2毫米的高度。
l圖1（a）所示的S2D2節點在D1和S2之間切換時會經歷高dV/dt。為了將系統接地處產生的電流轉移回直流母線，9堆疊DBC排列中的中間金屬層可以連接到正極或負極總線。分流回的電流量將取決于連接回直流母線的高頻阻抗。因此，此CM屏蔽的實施至關重要。將中間金屬層連接到去耦電容器的中點可為CM電流創建低電感路徑，平衡并降低MOSFET開關對的功率環路電感，并降低三關鍵點處的峰值電場。
l所得模塊的電源環路電感為4.4nH/MOSFET對，10這是迄今為止報告的10kV SiC功率模塊的最低值之一。
l外殼對整體尺寸、熱阻和額定電壓有重大影響。圖3顯示了外殼設計。外部母線安裝在頂部，并通過安裝螺釘施加壓力。壓力壓縮彈簧，直到母線接觸外殼蓋中的突起。由于彈簧未暴露，因此爬電距離和間隙限制不適用。突起在外殼蓋和母線之間形成明確的氣隙，可以對其進行調整以權衡PDIV和附加連接距離的寄生電感/電阻。較大的間距將增加PDIV和寄生效應。這里選擇了1毫米的突出高度。即使如此，如圖4（a）中的電場仿真所示，電場強度也超過了空氣中3kV/mm的擊穿。因此，提出了母線內的場控板，其電位與彈簧端子相同，用于將峰值電場從空氣轉移到母線內的固體絕緣，如圖4（b）所示。
圖3：外殼設計—（a）帶外殼和蓋子的模塊;（b）帶母排的模塊;（c）模塊的側視圖;（d）帶有壓縮彈簧端子母排的模塊
圖4：電場分布仿真—（a）沒有和（b）在母排PCB內有場分級板
l用于冷卻的底板和導熱硅脂會增加凈熱阻，并在陶瓷基板上產生彎曲應力。在所提出的封裝中，底部DBA匹配到外殼上，并使用有針對性的噴射冷卻系統，該系統將冷卻液直接注入基板的下表面。
l芯片貼裝選擇銀燒結是因為與焊料相比，銀燒結的熱阻和熱循環能力較低。由于10kV SiC MOSFET芯片具有金（Au）背面金屬化，并且銀的擴散速度快于金，因此需要燒結曲線來限制銀擴散并防止空隙形成。因此，本研究使用230分鐘時90°C。平均抗剪強度達到15MPa。施加壓力可以將其提高到約25MPa，但在同時燒結多個芯片時會增加復雜性。
l構建了一個原型模塊，其中使用的彈簧具有10A的連續額定電流。外殼和集成的噴射冷卻器由高溫樹脂3D打印而成。選擇低粘度的硅凝膠進行填封，因為它加工簡單，可靠性好，氣穴少。
表1列出了為模塊原型選擇的工藝步驟和材料。
表1：為10kV SiC模塊選擇的封裝工藝和材料
原型模塊測試結果
圖5顯示了使用兩個SiC 10kV MOSFET進行雙脈沖測試時模塊的開關性能。測試在5kV 和20A下進行，導通和關斷柵極電阻分別為0.33和0.17Ω。表2列出了此測試的瞬態參數。觀察到的過沖和振鈴可以忽略不計，表明柵極環路和源極環路電感較低。這些結果是類似額定值的SiC MOSFET和IGBT報告的最快開關速度。
?CM屏蔽的有效性是在帶寬為200 MHz的接地路徑中使用RF電流互感器測量的。圖6顯示了三個MOSFET并聯時的關斷波形。在25kV母線電壓下，dV/dt為2V/ns。如圖所示，CM屏蔽將接地電流過沖從2A降低到0.2A，驗證了其有效性。
圖5：10kV模塊原型的開關波形
表2：10kV、350mΩ碳化硅MOSFET模塊原型開關動作實驗結果
圖6：關斷時帶和不帶CM屏蔽的接地電流波形
? ? ? PD測試使用50kV、60Hz交流激勵源和PD傳感器進行。這些測試在內部堆疊基板以及具有內部場分級的PCB母線上完成。使用圖案化的1mm厚AlN-DBA襯底，金屬走線間距為2mm，用于比較單個基板與堆疊基板，其中中間金屬處于施加電壓的一半。
? 如表3所示，與單基板外殼相比，當中間金屬連接到施加電壓的一半時，堆疊上的PDIV在空氣中增加了53%，在封裝中增加了>40%。帶有內部場分級板的PCB母線也使用PD測試進行了驗證。如表3所示，母排在空氣中的PDIV為12.4kV，在空氣中的PDIV為11.6kV，在母排上安裝了一個PD假模塊。
表3：PD測試摘要
? 原型模塊的熱特性顯示，結到環境比熱阻最低，為26mm2·K/W （0.38K/W）。11
? 總之，DiMarino說：“在CPES，我們提出了一種用于10kV SiC MOSFET的高功率密度、高速模塊封裝，可用于各種MV功率轉換和配電應用。我們的封裝方法側重于低寄生效應、降低共模電流、實現高局部放電電壓和降低熱阻。有了這個，我們可以真正利用卓越的SiC材料特性，在這個電壓等級中創建高效的解決方案。
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