芝能智芯出品
ISSCC2024年，臺積電副總裁Kevin Zhang在2024年年度會議上1.1環節講了《Semiconductor Industry: Present & Future 》，半導體行業在5G、人工智能和高性能計算等多年大趨勢的推動下，展現出強勁的長期增長勢頭，不受周期性和宏觀經濟挑戰的影響。
備注：視頻已經下載下來了，我們開設了芝能智芯的星球，后續有價值的視頻、白皮書，我們都會放進去。
預計高性能計算、智能手機、汽車和物聯網這四個細分市場將占據接近萬億美元半導體業務的95%。
●?高性能計算（HPC）需求占比最大，達到40%；
●?智能手機占30%；
●?汽車和物聯網分別占15%和10%。
人工智能與高性能計算
人工智能（AI）已迅速成為高性能計算（HPC）應用的關鍵驅動力。用于生成式人工智能的前沿大型語言模型（LLMs）的復雜性不斷增加，其計算需求呈指數級增長。
在不到兩年的時間里，LLMs的計算需求增長了超過10,000倍。隨著這些模型的計算需求不斷增加，半導體行業的創新也在加速。
從應用端來看，
●?無限通信圍繞6G、Wi-Fi8和BT6.X進行迭代。
●?汽車圍繞著更智能、更安全和更環保的方向發展，架構上更智能。
●?芯片代工業務模式的核心邏輯，圍繞技術開發和制造的精益。
這里是敘述芯片代工企業的核心價值，進一步占據市場最重要的份額模式。
光刻技術的進步
光刻技術在半導體制造中扮演著重要角色。隨著時間的推移，光刻技術從單圖案沉浸發展到雙圖案沉浸，再發展到具有自對準特征的雙圖案沉浸，以便打印出越來越小的臨界尺寸（CD）。
目前，光刻技術已進入超紫外（EUV）時代，間距縮放仍在繼續。器件架構從平面發展到16nm節點的FinFET，大大改善了晶體管的靜電性能。
新興的CFET架構
展望未來，垂直堆疊一個nFET和一個pFET，形成所謂的CFET（Complementary FET），可帶來顯著的密度擴展優勢。除了CFET之外，低尺寸溝道材料還能進一步提高尺寸和能效。
工藝創新與設計技術協同優化（DTCO）
DTCO通過調整技術定義來實現特定產品設計的優化，從而成為獲取最大價值的關鍵。利用鰭片去頂來降低標準邏輯單元高度是改善產品性能、功耗和面積（PPA）的有效方法。在每個標準單元的鰭狀結構達到2鰭狀結構后，又進一步通過交織2鰭狀結構和1鰭狀結構標準單元來創建混合結構，從而推動PPA優化。
●?SRAM和STCO的進展
DTCO在提高3納米SRAM性能方面發揮了關鍵作用。例如，負位線（NBL）寫入輔助技術的應用使HD SRAM的Vmin降低了300mV以上。為了滿足未來計算工作負載對內存性能日益增長的需求，SRAM設計和高速緩沖存儲器架構的系統技術協同優化（STCO）變得至關重要。
在高性能處理器上附加高速緩沖存儲器的三維芯片堆疊技術具有顯著的帶寬和功耗優勢，并已應用于高性能計算產品中。
●?先進封裝與系統級優化
除了芯片級的先進工藝技術開發外，先進的封裝和集成對于實現系統級性能也越來越重要。高性能計算系統優化的關鍵因素包括用于集成更多計算資源的先進封裝技術、用于解決內存帶寬問題的內存和邏輯集成、超越片上電容器的電源傳輸優化，以及利用硅光子學和共封裝光學器件（CPO）解決I/O瓶頸問題。
●?CPO的未來前景
CPO（共封裝光學器件）的帶寬密度和能效有望超過224Gb/s。通過CPO，光子技術可以集成到計算SoC附近，提供與電氣I/O相當的能效，但傳輸距離更長。CPO預計將帶來超過170倍的速度提升，但耗電量僅為銅線互連的20%。
此外，光通道比電氣通道更具可擴展性，因為數據可以通過多波長或多模光纖傳輸，然后復用到信號光纖中。
●?智能駕駛邊緣技術導入
●?汽車MCU的MRAM和RRAM技術
車用半導體技術一直落后于消費電子和高性能計算，主要因為汽車對安全性的要求極高，必須接近零缺陷率。
為加快引入速度，晶圓廠、半導體制造商和汽車設計人員需更緊密合作。臺積電正通過預先應用自動設計規則來降低缺陷密度，未來不久將看到3nm技術在汽車中的應用。
隨著汽車轉向區域架構，MCU（微控制單元）變得更重要，需要先進的半導體技術來提升運算能力。傳統MCU多采用基于浮動閘極的技術，但在28nm以下遇到了瓶頸。
業界已在投資新型內存技術，如MRAM和RRAM等非揮發性存儲器。這些技術將推動MCU從28nm縮小到16nm，甚至7nm。
小結
半導體行業正處于創新和發展的黃金時代。從高性能計算到先進的封裝和集成技術，每一個環節都在不斷突破和進步。
