啟明會(huì)議
近年來(lái)，隨著晶體管集成密度的不斷提升，先進(jìn)制程下晶體管的集成密度已經(jīng)逐步逼近物理極限，3nm及以下工藝節(jié)點(diǎn)每一代性能實(shí)質(zhì)提升相對(duì)有限，而每一代工藝的提升所需投入的前期研發(fā)費(fèi)用陡增，帶來(lái)的是芯片研發(fā)成本的快速提升。因此，“摩爾定律”已經(jīng)逐步放緩，大額前期投入換來(lái)有限的性能提升無(wú)法支撐大規(guī)模量產(chǎn)。
為了實(shí)現(xiàn)系統(tǒng)效率最大化，芯片繞不開(kāi)PPA(性能、功耗、面積)的評(píng)價(jià)體系。不管是延續(xù)摩爾定律還是超越摩爾定律，最終的落腳點(diǎn)仍是在有限的空間中實(shí)現(xiàn)更強(qiáng)的性能和更低的功耗。
而先進(jìn)封裝是超越摩爾定律方向中一條重要賽道。根據(jù)Yole預(yù)測(cè)，2025年全球先進(jìn)封裝市場(chǎng)營(yíng)收約為569億美元，同比增長(zhǎng)9.6%，未來(lái)三年復(fù)合增速超10%。先進(jìn)封裝技術(shù)儼然已成為芯片效能提升的關(guān)鍵，是全球半導(dǎo)體企業(yè)的必爭(zhēng)之地。
那么，作為先進(jìn)封裝其較之傳統(tǒng)封裝的區(qū)別與優(yōu)勢(shì)又是什么？
傳統(tǒng)封裝技術(shù)本身對(duì)芯片的功能并不會(huì)產(chǎn)生實(shí)質(zhì)變化。封裝主要起到三個(gè)功能：1）保護(hù)：保護(hù)封裝內(nèi)的芯片，防止其受到灰塵、水汽等的破壞；2）嵌套：通過(guò)對(duì)芯片進(jìn)行封裝放大物理尺寸，便于安裝到后續(xù)PCB板級(jí)別的系統(tǒng)上；3）連接：通過(guò)封裝對(duì)IO口進(jìn)行定義和布置，實(shí)現(xiàn)芯片與外界的通訊。
與傳統(tǒng)封裝相比，先進(jìn)封裝能提供更好的兼容性和更高的連接密度，使得系統(tǒng)集成度的提高不再局限于同一顆芯片，給芯片的功能拓展增加了可能性。1）功能密度的提升：先進(jìn)封裝在功能相同的情況下，可以減少空間占用；2）縮短互連長(zhǎng)度：傳統(tǒng)封裝中，引線(xiàn)穿過(guò)外殼和引腳需要數(shù)10mm甚至更長(zhǎng)，延時(shí)和功耗都比較可觀，先進(jìn)封裝將互聯(lián)長(zhǎng)度從毫米級(jí)縮短至微米級(jí)，使得性能和功耗都得以提升；3）實(shí)現(xiàn)系統(tǒng)重構(gòu)：電子系統(tǒng)的構(gòu)建亦可以在芯片級(jí)基板級(jí)進(jìn)行，在封裝內(nèi)部即可實(shí)現(xiàn)所謂系統(tǒng)級(jí)封裝。
總得來(lái)看，先進(jìn)封裝發(fā)展趨勢(shì)是小型化、高集成度，歷經(jīng)直插型封裝、表面貼裝、面積陣列封裝、2.5D/3D封裝和異構(gòu)集成四個(gè)發(fā)展階段。
目前，典型先進(jìn)封裝技術(shù)包括：
1）倒片封裝(Flip-Chip)：芯片倒置，舍棄金屬引線(xiàn)，利用凸塊連接；
2）晶圓級(jí)封裝(WLP）：在晶圓上進(jìn)行整體封裝，成本更低，關(guān)鍵工藝為重新布線(xiàn)(RDL)；
3）系統(tǒng)級(jí)封裝(SiP)：將多個(gè)子芯片異構(gòu)集成，縮短開(kāi)發(fā)時(shí)間、提高良率；
4）2.5D/3D封裝：2.5D封裝中芯片位于硅中介層上，3D封裝舍棄中介層，進(jìn)行多芯片堆疊，在基板上方有穿過(guò)芯片的硅通孔(TSV)；
5）Chiplet：多顆具有單一特定功能的小芯粒異構(gòu)組裝，具備成本優(yōu)勢(shì)。
根據(jù)互連方式和集成維度的不同，每類(lèi)技術(shù)都有其獨(dú)特優(yōu)勢(shì)與適用場(chǎng)景。
01
倒裝封裝（Flip-Chip）
倒裝芯片(Flip-Chip)作為先進(jìn)封裝的基礎(chǔ)技術(shù)，通過(guò)將芯片顛倒封裝在基板上，芯片與外部系統(tǒng)主要通過(guò)焊球或凸塊(Bumping)實(shí)現(xiàn)鏈接， 封裝更為緊湊。
來(lái)源：網(wǎng)絡(luò)
與傳統(tǒng)引線(xiàn)鍵合相比，F(xiàn)lip-Chip技術(shù)縮短互連長(zhǎng)度，降低RC延遲，提高I/O密度并增強(qiáng)散熱能力。銅柱凸塊技術(shù)進(jìn)一步支持更細(xì)間距應(yīng)用，適應(yīng)高密度互連需求。根據(jù)Yole預(yù)測(cè)，F(xiàn)lip-Chip市場(chǎng)產(chǎn)值已達(dá)250億美元，在智能手機(jī)、LED和CMOS圖像傳感器領(lǐng)域廣泛應(yīng)用。
倒裝芯片可以算得上半個(gè)先進(jìn)封裝，一只腳踩在先進(jìn)封裝的門(mén)里，一只在門(mén)外，算是傳統(tǒng)封裝與先進(jìn)封裝的過(guò)渡產(chǎn)物。與當(dāng)今的2.5D/3D封裝相比，倒裝芯片仍是2D封裝，并不能垂直堆疊，但是與引線(xiàn)鍵合相比又具有極大的優(yōu)勢(shì)。
02
晶圓級(jí)封裝（WLP）
晶圓級(jí)封裝與傳統(tǒng)封裝不同點(diǎn)在于切割晶圓與封裝的先后順序。傳統(tǒng)封裝工藝步驟中，封裝要在裸片切割分片后進(jìn)行，而晶圓級(jí)封裝是先進(jìn)行封裝再切割。晶圓級(jí)封裝能明顯縮小芯片封裝后的大小，契合了消費(fèi)類(lèi)移動(dòng)設(shè)備，尤其是手機(jī)，對(duì)于內(nèi)部高密度空間的需求；此外還能提升了數(shù)據(jù)傳輸?shù)乃俣扰c穩(wěn)定性。
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晶圓級(jí)封裝可分為扇入型晶圓級(jí)封裝(Fan-In WLP)和扇出型晶圓級(jí)封裝(Fan-Out WLP)兩大類(lèi)：
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● 扇入型晶圓級(jí)封裝(FIWLP/WLCSP)：
直接在晶圓上完成封裝工序，切割后每個(gè)芯片尺寸與裸片相同。這種技術(shù)省去了基板材料和導(dǎo)線(xiàn)連接，大幅降低封裝厚度，特別適用于對(duì)尺寸敏感的消費(fèi)電子產(chǎn)品。其核心優(yōu)勢(shì)在于成本效益和工藝簡(jiǎn)化，廣泛應(yīng)用于模擬芯片、電源管理IC和CMOS圖像傳感器等領(lǐng)域。
● 扇出型晶圓級(jí)封裝(FOWLP)：
通過(guò)將切割后的裸芯片重新布局到人工重構(gòu)晶圓上，實(shí)現(xiàn)I/O觸點(diǎn)擴(kuò)展至芯片實(shí)體之外。這種技術(shù)突破了芯片面積的限制，可支持更高引腳數(shù)量和更強(qiáng)散熱能力。蘋(píng)果自iPhone 7開(kāi)始采用臺(tái)積電InFO技術(shù)封裝A系列處理器，推動(dòng)智能手機(jī)向更薄機(jī)身、更強(qiáng)性能發(fā)展。FOWLP技術(shù)已從移動(dòng)處理器擴(kuò)展至AI加速器等高性能場(chǎng)景。
另外值得注意的是，F(xiàn)OPLP扇出型面板級(jí)封裝備受青睞，大廠(chǎng)正積極布局。FOPLP可以理解為扇出晶圓級(jí)封裝(FOWLP)的延伸，是在多晶粒集成的需求，加上進(jìn)一步降低生產(chǎn)成本的考量下，所衍生而出的封裝技術(shù)。（相關(guān)推文：巨頭搶攻FOPLP，先進(jìn)封裝又一風(fēng)口？文中有作詳細(xì)說(shuō)明，可點(diǎn)擊藍(lán)字查看）
數(shù)據(jù)顯示，全球WLP市場(chǎng)預(yù)計(jì)以年復(fù)合增長(zhǎng)率超15%的速度擴(kuò)張，其中FOPLP細(xì)分領(lǐng)域增速最快（約32.5%），到2028年規(guī)模達(dá)2.21億美元。臺(tái)積電、三星、日月光等頭部企業(yè)加速布局FOPLP，爭(zhēng)奪先進(jìn)封裝主導(dǎo)權(quán)。
同時(shí)，國(guó)內(nèi)市場(chǎng)正快速崛起，受益于政策支持（如國(guó)家集成電路產(chǎn)業(yè)基金）和本土企業(yè)技術(shù)突破（如長(zhǎng)電科技、通富微電），中國(guó)WLP市場(chǎng)增速領(lǐng)先全球，預(yù)計(jì)到2030年占全球份額進(jìn)一步提升。
從應(yīng)用領(lǐng)域來(lái)看，消費(fèi)電子主導(dǎo)市場(chǎng)，WLP在手機(jī)、可穿戴設(shè)備中的CMOS圖像傳感器、無(wú)線(xiàn)連接模塊等領(lǐng)域仍是主流應(yīng)用，例如蘋(píng)果A系列芯片采用臺(tái)積電InFO封裝技術(shù)。
03
系統(tǒng)級(jí)封裝（SiP），市場(chǎng)需求持續(xù)擴(kuò)容
自蘋(píng)果第一次公開(kāi)宣布在iwatch智能手表中采用SiP封裝技術(shù)，SiP就備受關(guān)注，被認(rèn)為是拯救摩爾定律的關(guān)鍵技術(shù)之一。
SiP也可與SoC(system on chip，片上系統(tǒng))芯片相對(duì)應(yīng)，SiP與SoC的本質(zhì)區(qū)別在于功能分塊的實(shí)現(xiàn)方式不同。SoC芯片是從設(shè)計(jì)角度出發(fā)，將系統(tǒng)所需的功能區(qū)高度集中到一顆芯片上，功能的實(shí)現(xiàn)通過(guò)IP核實(shí)現(xiàn)；而SiP是從封裝的角度出發(fā)實(shí)現(xiàn)功能分區(qū)和系統(tǒng)集成。
來(lái)源：長(zhǎng)電科技
SiP是將多個(gè)具有不同功能的芯片(如處理器、存儲(chǔ)器、射頻芯片)及被動(dòng)元件集成到單一封裝內(nèi)，形成一個(gè)系統(tǒng)或者子系統(tǒng)。按照芯片組裝方式的不同，SiP可以分為2D、2.5D、3D結(jié)構(gòu)。
SiP技術(shù)簡(jiǎn)史，來(lái)源：網(wǎng)絡(luò)
簡(jiǎn)言之，隨著封裝技術(shù)、工藝的發(fā)展，SiP發(fā)展至今更多是一個(gè)系統(tǒng)級(jí)的概念，不是某項(xiàng)具體工藝， 而是通過(guò)并行或堆疊的方式將多種不同功能的芯片一起進(jìn)行封裝的解決方案，其具體實(shí)現(xiàn)方式有多種。
從連接方式上看，倒裝、扇出型和嵌入式（Embedded Die）是實(shí)現(xiàn)SiP的三條常見(jiàn)技術(shù)路線(xiàn)。SiP能夠很好兼顧性能與空間，具有較高靈活性。SiP可以實(shí)現(xiàn)終端電子產(chǎn)品的輕薄短小、多功能、低功耗等特性要求。
以Apple Watch S4為例，據(jù)了解，SiP技術(shù)使其封裝面積從94.6mm2減小37%至59.94mm2。因此，SiP在消費(fèi)電子、可穿戴設(shè)備等輕巧型產(chǎn)品中大量應(yīng)用。從市場(chǎng)情況上看，SiP主要應(yīng)用在消費(fèi)電子、無(wú)線(xiàn)通訊、汽車(chē)電子等領(lǐng)域。
不過(guò)，近年來(lái)，隨著SiP模塊成本的降低、效率的提升、以及制造流程趨于成熟，采用這種封裝方式的應(yīng)用領(lǐng)域逐漸滲透拓展至工業(yè)控制、云計(jì)算、醫(yī)療電子等諸多新興領(lǐng)域。
可見(jiàn)，系統(tǒng)級(jí)封裝技術(shù)逐漸成為電子技術(shù)發(fā)展的前沿?zé)狳c(diǎn)，市場(chǎng)需求持續(xù)擴(kuò)容，預(yù)計(jì)2024年，全球SiP市場(chǎng)規(guī)模將達(dá)到約375億美元左右。從2023年至2028年間，年復(fù)合增長(zhǎng)率（CAGR）預(yù)計(jì)維持在8%-10%之間。
目前國(guó)內(nèi)SiP行業(yè)正處于市場(chǎng)成長(zhǎng)期，數(shù)據(jù)顯示，2023年國(guó)內(nèi)SiP行業(yè)市場(chǎng)規(guī)模為371.2億元，預(yù)計(jì)2024年國(guó)內(nèi)SiP行業(yè)市場(chǎng)規(guī)模將增長(zhǎng)至450億元。目前國(guó)內(nèi)SiP行業(yè)廠(chǎng)商主要分布在山東、江蘇、上海、浙江、甘肅等地，主要企業(yè)包括歌爾股份、環(huán)旭電子、長(zhǎng)電科技、通富微電、華天科技、甬矽電子、晶方科技等。其中，日月光的高整合度SiP方案已應(yīng)用于5G通信模塊，實(shí)現(xiàn)射頻前端的高度集成。
04
2.5D/3D封裝，突破瓶頸的關(guān)鍵
上文提到，按照芯片組裝方式的不同，SiP可以分為2D、2.5D、3D結(jié)構(gòu)，其中，2.5D和3D封裝是對(duì)芯片進(jìn)行堆疊封裝，具體來(lái)看：
2.5D/3D封裝技術(shù)示意圖，來(lái)源：網(wǎng)絡(luò)
● 2.5D封裝——橫向封裝：
2.5D封裝是通過(guò)引入硅中介層(Interposer)，在這上面進(jìn)行電路設(shè)計(jì)(也就是RDL)，從而實(shí)現(xiàn)兩個(gè)芯片(例如內(nèi)存和CPU、GPU等邏輯芯片)的共同封裝，這屬于橫向封裝。這種技術(shù)解決了多芯片協(xié)同中的信號(hào)延遲和帶寬限制問(wèn)題，尤其適合高性能計(jì)算場(chǎng)景。臺(tái)積電CoWoS技術(shù)是典型代表，通過(guò)硅中介層集成了GPU與HBM高帶寬內(nèi)存，成為NVIDIA、AMD等AI加速卡的標(biāo)準(zhǔn)封裝方案。
現(xiàn)階段，全球2.5D封裝市場(chǎng)布局企業(yè)主要有，中國(guó)臺(tái)灣臺(tái)積電、美國(guó)格芯、美國(guó)安靠、韓國(guó)三星、美國(guó)英特爾等，既有IDM廠(chǎng)商，也有晶圓代工廠(chǎng)，推出的2.5D封裝技術(shù)有英特爾EMIB技術(shù)、三星I-CubeI-Cube技術(shù)、臺(tái)積電CoWoS技術(shù)等。中國(guó)大陸市場(chǎng)中，2.5D封裝布局企業(yè)主要有盛合晶微、甬矽半導(dǎo)體、通富微電、長(zhǎng)電科技、紫光國(guó)微、華天科技等。
● 3D封裝——縱向封裝：
3D封裝是進(jìn)一步引入了TSV(硅通孔)技術(shù)，在芯片上刻蝕垂直通孔，并填充金屬，以此來(lái)完成多個(gè)晶粒的上下堆疊封裝，這屬于縱向封裝。這種技術(shù)大幅縮短了芯片間通信距離，顯著降低功耗并提升數(shù)據(jù)傳輸效率。
3D封裝在存儲(chǔ)器和異構(gòu)集成領(lǐng)域具有革命性意義。主要布局企業(yè)有：臺(tái)積電(SoIC技術(shù))、英特爾(Foveros技術(shù))、三星(X-Cube技術(shù))、華天科技(3D-eSinC技術(shù))等。其中，三星開(kāi)發(fā)的12層3D-TSV技術(shù)可垂直堆疊12個(gè)DRAM芯片，通過(guò)60,000個(gè)TSV實(shí)現(xiàn)互連，每層厚度僅相當(dāng)于頭發(fā)絲的1/20。
兩種工藝的區(qū)別是，2.5D依賴(lài)中介層實(shí)現(xiàn)橫向高密度互連，而3D通過(guò)TSV直接垂直堆疊芯片，無(wú)需中介層?。3D封裝在互連密度和延遲上優(yōu)于2.5D，但面臨更高的熱管理和工藝挑戰(zhàn)?。
來(lái)源：網(wǎng)絡(luò)
在實(shí)際應(yīng)用中，通常會(huì)同時(shí)采用2.5D和3D封裝。例如，有1個(gè)或多個(gè)計(jì)算芯片，搭配HBM堆棧。這種封裝，有時(shí)候也稱(chēng)為3.5D封裝。RDL是水平面“挖溝”，TSV是垂直面“挖井”。這兩項(xiàng)技術(shù)，是實(shí)現(xiàn)立體堆疊的前提條件。
05
Chiplet技術(shù)，使復(fù)雜芯片系統(tǒng)的設(shè)計(jì)大眾化
Chiplet概念最早出現(xiàn)于2015年，其實(shí)現(xiàn)原理與搭積木類(lèi)似，按照不同的計(jì)算單元或功能單元對(duì)系統(tǒng)芯片進(jìn)行分解，每個(gè)單元以最適合的工藝制程進(jìn)行制造，再將這些模塊化的芯?；ヂ?lián)起來(lái)，通過(guò)先進(jìn)封裝技術(shù)，將不同功能、不同工藝制造的芯粒封裝成一個(gè)與原先傳統(tǒng)方案等效的系統(tǒng)芯片，以實(shí)現(xiàn)一種新形式的IP復(fù)用。
SoC(system on chip，片上系統(tǒng))，是圍繞CPU，將各種功能模塊比如CPU、存儲(chǔ)器、接口這些通通集成在一個(gè)芯片上，做成一個(gè)大芯片。
Chiplet結(jié)構(gòu)示意圖，來(lái)源：網(wǎng)絡(luò)
而Chiplet，與SoC反其道而行之，Chiplet即小芯片之意，指在晶圓端將原本一顆“大”芯片拆解成幾個(gè)“小”芯片，因單個(gè)拆解后的“小”芯片在功能上是不完整的，需通過(guò)封裝，重新將各個(gè)“小”芯片組合起來(lái)，功能上還原原來(lái)“大”芯片的功能。
表面上看，似乎只是制造工序的區(qū)別，其實(shí)Chiplet與SoC本質(zhì)的不同是“異構(gòu)異質(zhì)”。異構(gòu)集成，指的是可以將不同工藝的芯片集成到一起。Chiplet可以將一顆大芯片拆解設(shè)計(jì)成幾顆與之有相同制程的小芯片，也可以將其拆解成設(shè)計(jì)成幾顆擁有不同制程的小芯片。
這種技術(shù)主要用于解決摩爾定律放緩和高成本問(wèn)題，同時(shí)提高芯片的性能和可靠性。它的主要分類(lèi)為：
2.5D Chiplet：中介層中的TSV通常被稱(chēng)為2.5D TSV。
3D Chiplet：和2.5D是通過(guò)中階層進(jìn)行高密度互連不同，3D是指芯片通過(guò)TSV進(jìn)行直接高密度互連。
異質(zhì)Chiplet：將Silicon、GaN、SiC、InP生產(chǎn)加工的Chiplet通過(guò)異質(zhì)集成技術(shù)封裝到一起，形成不同材料的半導(dǎo)體在同一款封裝內(nèi)協(xié)調(diào)工作的場(chǎng)景。
異構(gòu)Chiplet：將7nm、10nm、28nm、45nm的Chiplet通過(guò)異構(gòu)集成技術(shù)封裝在一起
Chiplet顯著優(yōu)勢(shì)主要在于大幅度提升良品率、降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本、落后制程彎道超車(chē)。
參考2020年Marvell在investor presentation披露的信息，自22nm節(jié)點(diǎn)后引入FinFET以來(lái)，每千門(mén)的成本不降反升：28nm節(jié)點(diǎn)的每千門(mén)成本為1.28美元、10nm節(jié)點(diǎn)的每千門(mén)成本為1.45美元、7nm節(jié)點(diǎn)的每千門(mén)成本為1.52美元。晶圓廠(chǎng)的報(bào)價(jià)也隨著工藝節(jié)點(diǎn)的縮小而快速攀升。以臺(tái)積電為例，每片12吋晶圓的價(jià)格已經(jīng)從28nm制程時(shí)的3000美元飆升至5nm制程的16,000美元，翻了4倍有余。
除了高昂的流片費(fèi)用以外，節(jié)節(jié)攀升的芯片設(shè)計(jì)費(fèi)用也是不可忽視的重要因素：一顆22nm制程的高性能SoC芯片的設(shè)計(jì)費(fèi)用約為7030萬(wàn)美元，而在5nm制程一顆高性能SoC的設(shè)計(jì)費(fèi)用將飆升至5.42億美元。
而這正是Chiplet被大家關(guān)注的原因，Chiplet的真正潛力在于使復(fù)雜芯片系統(tǒng)的設(shè)計(jì)大眾化。現(xiàn)階段，國(guó)內(nèi)外相關(guān)布局企業(yè)有臺(tái)積電、安靠科技、長(zhǎng)電科技、通富微電、華天科技等。
據(jù)Omdia報(bào)告，Chiplet芯片市場(chǎng)規(guī)模將由2024的58億美元增長(zhǎng)至2035年約570億美元，長(zhǎng)遠(yuǎn)來(lái)看基于Chiplet技術(shù)的芯片市場(chǎng)約占整體市場(chǎng)份額的約10%。
目前頭部芯片公司都在發(fā)展Chiplet技術(shù)及相關(guān)產(chǎn)品，如2024 年英特爾發(fā)布的Gaudi3、英偉達(dá)發(fā)布的Blackwell 200，以及2023年AMD發(fā)布的MI300X、 亞馬遜云發(fā)布的Graviton 4等。而在國(guó)內(nèi)，采用Chiplet架構(gòu)設(shè)計(jì)的典型芯片有華為昇騰910和中科寒武紀(jì)科技股份有限公司的思元370等。
來(lái)源：公開(kāi)信息
