大家好，我是做汽車電子硬件十多年的老鳥，也搞過很多集成DCDC模塊的EMC認證。最怕的就是3米法輻射和CISPR25傳導測試，動不動就超標5~10dB，調試起來真是頭大。
最近逛MPS論壇，發(fā)現yige.wang工程師在論壇上分享過一篇《汽車電子DCDC芯片的EMI優(yōu)化設計》，干貨很實在，今天咱們就借鍋下飯，理論結合實際聊一聊如何做好DCDC芯片的EMI優(yōu)化設計，這年頭論壇該逛還是要逛，畢竟AI的回答有時候會有錯覺，你可別將錯就錯，可以點文末“閱讀原文”點進去看看原文，有問題提提問，硬件問題還是真人回答比較踏實。
先說清楚：DCDC開關噪聲到底長什么樣？
DCDC，尤其是Buck開關噪聲從來不是單純的開關頻率fsw，而是“基波+一堆高頻諧波”的混合體。
開關管電流近似三角波，開關節(jié)點電壓近似梯形波。梯形波的諧波包絡分成三段：
低頻段（f < 1/πtr）：幅度 ~ 1/f
中頻段（1/πtr < f < 1/πtf）：幅度 ~ 1/f2
高頻段（f > 1/πtf）：幅度 ~ 1/f3（tr、tf是上升/下降時間）
有興趣的話可以用MATLAB算一個案例：Vin=12V，Iout=5A，fsw=2.2MHz，tr=tf=5ns vs 20ns。
你會發(fā)現tr=5ns時，100MHz處諧波比tr=20ns高整整15dB。
換句話說，開關越慢，高頻分量衰減越猛。這就是為什么很多車規(guī)芯片故意把驅動電流拉軟的原因。
再看頻率本身：fsw越低、Duty越大，2f、3f等倍頻處的能量也越分散。我算過Duty=0.5 vs Duty=0.8（fsw都固定2MHz），3f處的峰值能差4~6dB。所以選頻率時別只看效率，得把倍頻躲開車載收音機AM/FM頻段（0.5~108MHz）和CISPR25重點考點。
那開關頻率怎么選？
有人干啥都喜歡拍腦袋，結果EMC一測，那就是一拍一個不吱聲，所以別拍腦袋，可以用下面這套公式：
開關損耗占比 ≈ 0.5 × Vin × Iout × (tr + tf) × fsw / Pout
濾波電感體積 ∝ 1/fsw
舉個例子，原來用1MHz，L需要22μH，改成2.2MHz后L降到4.7μH，體積減半，但開關損耗從1.2W漲到2.1W。這個時候可以把tr拉到15ns，損耗又壓回1.6W，同時100MHz以上高頻噪聲掉了12dB，完美折中。
抖頻Spread Spectrum技術香不香？
MPS很多芯片都有FSS Frequency Spread Spectrum功能，調制深度一般±5%~±10%，三角波調制。怎么去量化評估這玩意的好處呢？
峰值降低量計算公式（CISPR25傳導，RBW=9kHz）：
ΔdB ≈ 10 × log??(Δf_mod / RBW)
Δf_mod = 2.2MHz × 8% = 176kHz
ΔdB ≈ 10 × log??(176k / 9k) ≈ 12.9dB
以MPQ4430（頻率2.2MHz）為例，無FSS和開FSS后的傳導測試結果對比：
開了FSS，波形好的親媽都不認識了！
當然要注意：抖頻會讓紋波略微增大（大概1.5倍），所以輸出電容要多備20%。但這點代價換10多dB，值！
輸入差模濾波器你千萬可別忘了！
經典LC濾波器，兩級時衰減≈40dB/dec。截止頻率fc = 1/(2π√(L×C))
如果搞兩級，那效果絕對杠杠的！當然也更貴，比如：
第一級：Ldm=2.2μH + Cdm=10μF陶瓷 → fc≈34kHz
第二級：再加0.47μH + 4.7μF
500kHz處衰減>35dB，1MHz處>45dB，輕松把傳導壓下去。當然記住電容一定要選低ESL的封裝。
環(huán)路面積減一半，EMI掉6dB！
還有就是最核心的高頻電流環(huán)路一定要注意，這玩意面積減一半，EMI可以掉6dB。
磁場強度B ∝ I × Area / r3
輻射電場E ∝ f2 × Area × I
所以環(huán)路面積每縮小1/4，輻射理論上掉12dB，當然了這只是理想，實際會打點折扣，也能掉8~10dB。
對比三種方案同步Buck芯片，同步方案減少高頻電流回路面積，同步buck集成MOSFET，高頻電流環(huán)路更小，磁場強度更弱，所以EMI效果更好。
再把輸入電容緊貼VIN-PGND Pin（距離<3mm），面積進一步壓縮，3米法輻射結果，芯片內部集成輸入電容，對EMI有巨大的幫助，可以極大的減小高頻環(huán)路噪聲，對傳導和輻射都有很好的改善；
當然還有個額外不花錢的技巧，可以對稱放兩個輸入電容，左右各一個，磁場方向相反，理論抵消50%以上。當然PCB底層整面鋪銅 + 滿via陣列，把高頻環(huán)路電流強迫走底層，這樣磁場屏蔽效果也會比較好。
開關節(jié)點SW+電感要控制好！
SW節(jié)點到電感的走線越短越好。寄生電感Ls每多1nH，尖峰電壓ΔV = Ls × di/dt（比如di/dt是5A/ns，那ΔV=5V！）。MPS的電源模塊把電感直接封在芯片里面，SW走線幾乎為零。所以這個就牽涉到以前咱們聊過的一個話題，就是SW節(jié)點鋪銅是越大越好？還是越小越好呢？相信你現在肯定有答案了，如果沒有，狠狠地補課去吧！
最后就是PCB布局了
首先多層板肯定比單層板或者2層板EMC性能更好，4層板及以上（Top-Signal-GND-Bottom），對4層板來說，Top和IN-1,IN-2和Bottom之間的厚度為什么要做到盡可能小呢？
DCDC的高頻電流，尤其是SW節(jié)點和輸入電容之間的環(huán)流，在Top層走出去，回來必須走最近的GND平面。這個回路不是平面的，而是立體環(huán)路：
正向電流在Top，返回電流在內層GND，兩者之間隔著介質厚度h
環(huán)路面積 = 走線長度 × h
面積越大 → 磁偶極子越強 → 輻射電場 E ∝ f2 × Area × I
h每減小一半，輻射理論上直接掉6dB。
高頻電流環(huán)路下方完整GND鋪銅，返回電流幾乎正下方走，環(huán)路面積最小化，當然EMI布局從來不是全板鋪GND就贏，而是高頻功率區(qū)必須完整、就近、屏蔽，噪聲敏感區(qū)必須隔離、單點、干凈。
最后說一句廢話，EMI優(yōu)化從來不是加個濾波器就完事，而是從芯片選型→頻率規(guī)劃→抖頻開啟→環(huán)路面積控制→布局細節(jié)每個環(huán)節(jié)的設計。
