SysPro電力電子技術-技術前瞻
SysPro電力電子技術 | 參考來源：ASE
▲ 這篇我們一起看看ASE給出的AI系統封裝主線：算力從Flip Chip BGA走向2.5D/3D Chiplet，再走向Chiplets with Optics；供電從水平PDN走向PoL與垂直供電；互連從銅鏈路走向硅光與CPO。核心問題是：AI算力繼續放大時，封裝到底如何同時解決面積、功耗、熱、電源完整性和數據搬運？
● 這條路線并不能簡單理解成“把芯片堆起來”。真正難的是：2.5D/3D可以提高集成度，但reticle/載板利用率、RDL/bridge互連、低壓大電流I2R損耗、HBM噪聲、CPO供應鏈都要一起收斂。否則先進封裝只是把系統瓶頸從芯片內部，轉移到封裝、供電和光電接口上。
先說核心判斷
這篇文章，我們通過ASE給出的AI系統封裝主線，把AI先進封裝從“封裝形態升級”提升到“系統效率工程”。
其中，Chiplet、FOCoS/Bridge、面板級制造、IVR/VRM、垂直供電和CPO并不是幾條孤立路線，而是在回答同一個問題：當AI系統需要更多算力、更近的內存、更低的I/O能耗和更高的供電電流時，封裝必須開始承擔系統級架構功能。
圖片來源：ASE | AI封裝從BGA走向2.5D/3D與光互連
本文主線
第一層：AI應用和數據規模繼續上行，半導體產業不只需要更先進節點，還需要新設備、新材料、新架構和先進封裝共同支撐。
第二層：Chiplet、FOCoS和面板級制造解決的是大尺寸、高密度、多芯片集成的制造邊界。
第三層：垂直供電和硅光/CPO解決的是更靠近負載的供電損耗、噪聲、I/O能耗和數據搬運瓶頸。
一、AI把先進封裝從后段工藝推成系統效率入口
AI經濟規模從2023年的1890億美元，預計到2033年增長到4.8萬億美元；全球數據規模也被推向2030年約200ZB。半導體產業面對的不是“多做幾顆芯片”，而是算力、內存、互連、供電和散熱一起變成系統瓶頸。
圖片來源：ASE | AI生態推動設備、材料、架構與封裝同步升級
所以，ASE把先進封裝放在“holistic system level efficiency”的位置上。
它不是單純討論封裝廠能不能做更細的RDL，也不是只看die-to-die互連，而是把硅堆疊、應用封裝、光互連、計算、內存、加速器和軟件棧都納入系統效率框架。
SysPro備注：先進封裝的角色正在變化：它不再只是把裸片保護起來，而是把算力、內存、供電和高速I/O重新組織成一個系統。
二、Chiplet和FOCoS的意義，是突破大芯片集成的面積邊界
拆接下來看：Flip Chip BGA解決的是傳統ASIC封裝；2.5D/3D Chiplet把計算和內存貼近；Chiplets with Optics進一步把光互連納入封裝系統。AI封裝的目標不是單純縮小面積，而是把計算性能、I/O能耗和系統尺寸一起優化。
圖片來源：ASE | FOCoS/FOCoS-Bridge結構與關鍵互連
FOCoS與FOCoS-Bridge的差別，核心在于互連怎么跨越更大封裝面積：
RDL interposer提供高密度布線，embedded bridge承擔局部高密度互連；
150um、130um C4 pitch則說明競爭已經落到連接密度和制造穩定性上。
圖片來源：ASE | 面板利用率：57%/70%/87%
面板利用率進一步解釋了為什么封裝制造平臺也要變。ASE提到300mm wafer平均利用率約57%，300mm panel約70%，600mm panel約87%，可見：當封裝面積變大、reticle限制更明顯時，面板級制造不是單純降本口號，而是提高大尺寸封裝有效產出率的一條工程路徑。
SysPro備注：Chiplet路線的難點不只是“能不能拼起來”，還包括RDL/bridge精度、封裝面積、面板利用率、良率和最終成本是否能一起成立。
三、垂直供電出現，是因為低壓大電流已經把PDN損耗推到前臺
AI處理器繼續提高功率時，核心電壓并不會跟著升高，結果就是電流越來越大。ASE把問題說得很直接：
低電壓高功率會帶來高電流，路徑電阻導致I2R損耗上升；
供電路徑必須更短，電源轉換也要更靠近負載點，這就是IVR/VRM和vertical power delivery的必要性。
圖片來源：ASE | IVR/VRM與垂直供電需求
這個判斷對AI封裝特別關鍵。
傳統PDN把轉換器、板級走線、封裝和芯片分成不同層級，但在幾百安培到上千安培的供電場景下，哪怕很小的路徑電阻也會轉化成明顯損耗和電壓跌落。垂直供電的核心不是“把電源模塊放到芯片旁邊”，而是把高電流路徑縮短到封裝和近芯尺度內。
VRM/PIM進一步說明供電創新會反過來影響信號完整性。
ASE提到提到解耦頻率從100MHz走向200MHz，Clock & PHY VDD I/O噪聲降低32%，Driver VDD噪聲降低78%，電壓跌落從179mV改善到119mV，60mV改善可能帶來約40%頻率提升，同時die-to-die互連獲得約30% wider eye。這里的含義很重要：供電不是背景條件，它會直接影響HBM信號、互連眼圖和系統頻率。
SysPro備注：垂直供電不是封裝附屬功能，而是AI系統性能的一部分。供電路徑、電壓跌落、噪聲和die-to-die互連質量會共同決定系統可用頻率和穩定性。
四、CPO和硅光接住的，是AI系統中越來越貴的數據搬運
此外，AI系統越大，數據搬運越成為能耗和帶寬瓶頸：銅鏈路可以繼續優化，但當交換芯片、GPU、HBM和加速器之間的數據速率繼續上升，光互連從板外走向板上、近封裝和共封裝，是一條自然演進路徑。
圖片來源：ASE | 硅光路徑的功耗、成本與插入損耗下降
從pluggable到on-board，再到co-packaged copper和co-packaged optics，ASE給出的數據率從12.8/25.6Tbps、25.6/51.2Tbps，一路走向102.4/204.8Tbps。更關鍵的是，硅光路徑指向Power下降60%、Cost下降超過30%、PCB insertion loss下降超過80%。這不是單純的光模塊形態變化，而是系統I/O能耗和高速信號損耗的重構。
硅光引擎的位置遷移更能說明趨勢：off-board約30pJ/bit，on-board約20pJ/bit，CPO低于5pJ/bit。也就是說，越靠近芯片，數據搬運能耗越低，但封裝、光電協同、測試和供應鏈復雜度也越高。CPO的核心挑戰，是把光學系統真正納入半導體封裝制造與系統集成流程。
SysPro備注：CPO不是“光模塊搬家”，而是I/O能耗、信號損耗、封裝集成和測試責任的重新分配。它和垂直供電一樣，都是AI系統向近芯集成推進的結果。
五、最后卡住量產的，往往不是概念，而是供應鏈協同
CPO供應鏈需要數據中心架構、ODM/OEM、PIC/EIC、foundry、OSAT、OSAT/EMS和光模塊/OBO/CPO裝配測試協同。AI先進封裝已經很難由單一環節單獨推動。
從系統角度看，ASE技術方案的核心是在說，AI系統的先進封裝路線，正在同時向三個方向靠近芯片：
第一，計算與內存更靠近，靠Chiplet、2.5D/3D和FOCoS類封裝；
第二，供電更靠近，靠IVR/VRM和垂直供電；
第三，光互連更靠近，靠硅光與CPO。
三條路線最終都指向同一個目標：減少數據、電流和熱在系統里的無效繞行。
圖片來源：ASE| CPO供應鏈協同關系
SysPro備注：先進封裝競爭的終點不是某個單項工藝指標，而是多主體供應鏈能否把芯片、封裝、供電、光互連和系統測試做成可復制平臺。
? 最后想說
AI先進封裝不是“后摩爾時代的替代品”，而是AI系統繼續擴展時必須補上的系統架構層。如果Chiplet解決算力組織，垂直供電解決高電流路徑，CPO解決數據搬運能耗，那么真正的先進封裝能力，就是把這三件事放進同一個可制造、可測試、可供應的體系里。
星球補充看點
? AI應用、經濟規模和datasphere背景數據
? FOCoS/Bridge、RDL、uBump和C4 pitch結構
? 不同reticle size下的wafer/panel利用率
? IVR/VRM、I2R損耗、PIM、噪聲和壓降數據
? 硅光/CPO功耗、成本、pJ/bit遷移和供應鏈生態
本篇為主題AI先進封裝與垂直供電_ASE先進封裝創新推動AI向前發展（概覽），完整解讀、參考資料與擴展筆記已整理在「SysPro電力電子技術」知識星球中。
本文AI先進封裝、Chiplet、FOCoS、面板級封裝、IVR/VRM、垂直供電、硅光和CPO。
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? 電源與供電系統前沿：DC/DC、AC/DC、48V/800V高壓平臺、Grid-to-Chip供電架構
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? 電驅與電控系統：xEV電驅架構、OBC/DC-DC/充配電、電機控制算法
? AI數據中心供電：48V/800V架構、VRM、DCX、TLVR、垂直供電與瞬態控制
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SysPro電力電子技術-前瞻洞察 · 16個系列
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