使用QDR-IV設計高性能網絡系統（3）

存儲器控制器和QDR IV較高的工作頻率意味著數據有效窗口很窄。QDR-IV器件支持“校正訓練序列”，它可通過減少字節通道之間的偏差擴大這個窗口，從而在控制器讀取存儲器的數據時，增加時序余量。校正訓練序列是賽普拉斯的QDR-IV SRAM的初始化過程的一部分。該訓練序列通常被那些不支持內置校正功能的應用使用。

訓練序列如圖8所示：

圖8. 校正訓練序列

校正訓練序列是初始化過程的一部分。對序列進行加電和復位后，在配置模式下進行操作的過程中，控制器必須立即設置選項控制寄存器中的Write_Train_Enable位（位的位置：7）。通過該操作，控制器可以避免在進行訓練序列前再次進入配置模式。設置該位不會影響到校正訓練序列，直到進行讀取數據校正訓練為止。

通過以下三個步驟，可以實現校正過程：

1. 控制/地址校正
   
2. 讀取數據校正
   
3. 寫入數據校正
   

控制/地址校正

根據需要校正的信號，將LBK0#和LBK1#設為它們相應的位值。請查看表12，了解環回信號的映射情況。39個輸入信號被環回到端口A上的數據引腳。根據LBK0#和LBK1#的狀態，一次將13個輸入信號映射到DQA0-DQA12。

表12. 環回信號映射情況

DKA0、DKA0#、DKA1、DKA1#、DKB0、DKB0#、DKB1和DKB#1等時鐘輸入都是自由運行的，并應在訓練序列中持續運行。

通過使用輸入時鐘（CK/CK#）可在上升沿和下降沿上對每個輸入引腳進行采樣。在輸出時鐘（QKA/QKA#）的上升沿上采樣的輸出值即為在輸入時鐘的上升沿上所采樣的值。在輸出時鐘（QKA/QKA#）的下降沿上采樣的輸出值即為在輸入時鐘的下降沿上所采樣的翻轉值。在這種模式下，數據翻轉無效，在進行地址/控制環回訓練過程中，CFG#信號將為高電平。

圖9. 環回訓練框圖

如圖9所示，如果地址/控制信號未校正，DQA 上的信號（應在訓練期間保持高電平）將變為低電平。該信號轉換應由驅動信號的模塊捕獲，控制器則會對信號相應進行校準。

讀取數據校正

在該階段，地址、控制和數據輸入時鐘都已經得到了校正。在讀取數據校正過程中，用于寫入存儲器內的訓練數據模型是一個常量值(D00,D01,D20,D21)，如下面的波形框圖中顯示。在此訓練序列中，LBK0#和LBK1#均被設置為1。

配置選擇控制寄存器時，Write_Train_Enable 位將被設置為1。第一個和第二個數據突發均在同一個數據總線上被采樣的，但第二個數據突發則在寫到存儲器內前完成采樣的。Write_Train_Enable 位不會對讀取數據周期產生任何影響。

將數據模型寫到存儲器內后，標準的讀指令允許控制器訪問這些數據，并會校正QK/QK#信號。當 Write_Train_Enable = 1 時，在寫入過程中，DINVA/DINVB 將被忽略，在讀取過程中，它將始終切換。

如下面的讀取數據校正框圖中所示，寫入到存儲器內的數據（D00、D01、D20、D21）全為1，相應的讀取數據（Q00、Q01、Q20、Q21）則在1 和0 間切換。控制器必需捕捉到這些切換數據并進行驗證。否則，控制器需要一個精確的校準來確認讀取數據校正。

圖10. 讀取數據校正序列框圖

在讀數據校正序列中：

設置Write_Train_Enable位為1

LBK0# = 1 及LBK1# = 1

寫數據校正

此時，地址、控制、時鐘和數據輸出都已經得到了校正。執行寫入數據校正序列前，先再次進入配置模式，然后通過將相應位設置為0來禁用Write_Train_Enable。

在正常工作模式下，使用讀指令后，通過使用存儲器的寫指令可校正寫數據。所校正的讀取數據路徑用于確認器件是否已經正確地接收到寫入數據。這樣使處理器/FPGA能夠校正下列與DK/DK#輸入數據時鐘有關的信號：DQA、DINVA、DQB和DINVB。

糾錯碼（ECC）

系統設計人員必需依賴片外糾錯或冗余等技術提高可靠性。這些技術會增加PCB空間或處理時間方面的開銷。QDR-IV是一個單芯片解決方案，引入了片上糾錯碼（ECC），從而節省了空間和成本，降低了設計復雜性。此外，它還降低了QDR-IV存儲器陣列的總軟失效率（SER）。該特性可應用于數據總線寬度為x18和x36的選項，并在SRAM中始終被啟用。ECC保護提供了單比特糾錯（SEC）。

QDR-IV從輸入數據生成ECC奇偶校驗位，并將它們存儲在存儲器陣列中。存儲器陣列包含用于存儲ECC奇偶校驗的額外位。但是，不會將這些額外的內部校驗位用于外部引腳。

例如，圖11顯示的是x36器件的輸出數據邏輯框圖。36數據位需要6個ECC校驗位；存儲器內核會將42位（36個數據位 + 6個 ECC校驗位）傳輸到ECC邏輯內。因此，ECC邏輯會提供已糾正的36位輸出數據。

無ECC位的QDR/DDR SRAM的SER故障率（FIT）通常為200 FIT/Mb。但帶有ECC時，該數值將為0.01 FIT/Mb，提高了4個數量級。

圖11. 輸出數據邏輯（x36器件）

QDR-IV存儲器控制器的設計建議

本節提供一些存儲器控制器啟用QDR-IV的地址奇偶校驗和總線翻轉功能的設計建議。

存儲器控制器首先要根據地址總線生成地址奇偶。然后，需要在地址總線和地址奇偶位上進行地址翻轉。
對于數據總線轉換，將數據發送給QDR-IV前，存儲器控制器需要計算每個DQ總線上的邏輯“0”的數量，以便生成相應的DINV位（取決于數據總線翻轉條件）。

將數據發送給存儲器控制器時，QDR-IV使用相同的數據總線翻轉邏輯。為了識別QDR-IV的接收數據，控制器僅要檢查相應DINV位的狀態。如果控制器接收DINV = 1，需要翻轉相關的數據總線；否則，保持接收到的數據位不變。

圖12顯示的是存儲器控制器的設計注意事項。

圖12. 存儲器控制器的設計注意事項

結束語

QDR-IV提供2132 MT/s的最大RTR，是市場上性能最高的標準化解決方案。憑借較高的RTR外加兩個雙向端口、ECC、總線翻轉、ODT、地址校驗等差異化特性，它已成為網絡系統的首選解決方案。QDR-IV的優勢還適用于其它需要較高RTR和信號完整性的系統，如高性能計算和圖像處理系統。

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