AMD第二代3DV-Cache的技術細節(jié)，首次曝光

AMD 的Ryzen 9 7950X3D是地球上最快的游戲 CPU，因為 AMD 決定將其顛覆性的 3D 芯片堆疊技術引入 Zen 4，但奇怪的是在其 Ryzen 7000X3D 簡報材料中，該公司沒有分享有關其新的第二代 3D V-Cache 的任何細節(jié)。我們最初在最近的一次技術會議上發(fā)現(xiàn)了一些細節(jié)，并將其納入了我們的評測中。

現(xiàn)在 AMD 終于回答了我們的一些后續(xù)問題并分享了重要的新細節(jié)，包括 chiplet 仍然采用 7nm 工藝，現(xiàn)在有一個峰值帶寬高達 2.5 TB/s，而第一代 3D V-Cache 的峰值帶寬為 2 TB/s（還有許多其他新信息）。我們還有 AMD 用于其 Ryzen 7000 處理器的新 6nm I/O 芯片的新圖片和圖表。

AMD 已經(jīng)轉(zhuǎn)向其 3D V-Cache 的第二代，而英特爾沒有與之競爭的技術。這確保了 AMD 在游戲和某些數(shù)據(jù)中心應用程序的最佳 CPU方面獲勝。

總體而言，AMD 的第二代 3D V-Cache 技術比第一代技術向前邁出了令人印象深刻的一步，因為它允許公司利用現(xiàn)在成熟且成本較低的 7nm 工藝節(jié)點來提升其尖端 5nm 計算的性能die。新設計代表 AMD 將基于小芯片的設計方法的關鍵優(yōu)勢——使用舊的、更便宜的工藝節(jié)點與昂貴的新工藝技術相結(jié)合——進入三維。

現(xiàn)在，我們詳細介紹其細節(jié)。

首先，快速進行高級復習。正如您所看到的，AMD 的 3D V-Cache 技術將一個額外的 L3 SRAM 芯片直接堆疊在計算芯片 (CCD) 芯片的中心，以將其與發(fā)熱核心隔離開來。該緩存將配備 3D V-Cache 的小芯片的容量提高到 96MB，從而提高對延遲敏感的應用程序（如游戲）的性能。

我們直接從 AMD 和 2023 年國際固態(tài)電路會議 (ISSCC) 收到了有關第二代實現(xiàn)的新信息，AMD 在會上介紹了 Zen 4 架構(gòu)。

AMD 的上一代 3D V-Cache 使用堆疊在 7nm Zen 3 CCD 之上的 7nm L3 SRAM 芯片。AMD 堅持為新的 L3 SRAM 芯片（稱為“L3D”）采用 7nm 工藝，但現(xiàn)在將其堆疊在更小的 5nm Zen 4 CCD 之上（見下表）。但是，這會造成尺寸不匹配，需要進行一些改動。

首先，AMD 使 7nm SRAM 芯片更小，因此與上一代的 41mm2相比，它現(xiàn)在的尺寸為 36mm2 。然而，晶體管總數(shù)保持不變，約為 47 億，因此新芯片的密度明顯高于第一代小芯片。

正如我們在第一代 SRAM 小芯片上看到的那樣，7 納米 L3 SRAM 小芯片具有令人難以置信的晶體管密度——我們看到的密度幾乎是第一代 7 納米計算小芯片的 3 倍，而且令人驚訝的是，7 納米 SRAM 小芯片的密度明顯高于第一代 7 納米計算小芯片。5nm 計算小芯片。這是因為，和以前一樣，小芯片使用專門用于 SRAM 的密度優(yōu)化版本的 7nm。它還缺少緩存中的典型控制電路——該電路駐留在基礎芯片上，這也有助于減少延遲開銷。相比之下，5nm 芯片包括幾種類型的晶體管以及數(shù)據(jù)路徑和簡化的 L3 SRAM 芯片中不存在的其他類型的結(jié)構(gòu)。

和以前一樣，額外的 L3 SRAM 緩存帶來的額外延遲為 4 個時鐘，但 L3 小芯片和基礎裸片之間的帶寬增加到 2.5 TB/s，比之前的 2 TB/s 峰值提高了 25%。

堆疊的 L3 SRAM 小芯片通過兩種類型的硅通孔（TSV——垂直電連接）連接到基礎芯片。功率 TSV 在小芯片之間傳輸電力，而信號 TSV 在單元之間傳輸數(shù)據(jù)。

在第一代設計中，兩種類型的 TSV 都位于基礎小芯片的 L3 區(qū)域。然而，由于 5nm 工藝密度的增加，基礎芯片上的 L3 緩存現(xiàn)在更小了，即使 7nm L3 SRAM 小芯片更小，它現(xiàn)在也與 L2 緩存重疊（上一代僅與基礎上的 L3 重疊死）。因此，AMD 不得不改變基礎芯片和 L3 SRAM 芯片中的 TSV 連接。

由于基礎芯片上 5nm L3 緩存的尺寸較小（密度增加和其他因素的結(jié)果），AMD 不得不將功率 TSV 從 L3 擴展到 L2 區(qū)域。對于基礎裸片，與舊的 7nm 基礎小芯片相比，AMD 在 L3 緩存、數(shù)據(jù)路徑和控制邏輯上實現(xiàn)了 0.68 倍的有效面積擴展，因此 L3 緩存中 TSV 的物理空間更小。

信號 TSV 保留在基礎芯片上的 L3 緩存區(qū)域內(nèi)，但 AMD 通過應用從第一代設計中學到的知識以及 DTCO 改進，將 L3 緩存中的 TSV 區(qū)域縮小了 50%，以減少新接口設計中的開銷電路。

AMD 的 3D 芯片堆疊技術基于 臺積電的 SoIC 技術. 臺積電的 SoIC 是無凸塊的，這意味著它不使用微凸塊或焊料來連接兩個芯片。AMD 告訴我們，它使用了相同的基本鍵合工藝，并結(jié)合了持續(xù)的工藝和 DTCO 改進，但最小 TSV 間距沒有改變。

L3 SRAM 小芯片也與 CPU 內(nèi)核保持在同一電源域，因此無法獨立調(diào)整。這有助于降低配備緩存的小芯片的頻率，因為電壓不能超過 ~1.15V。

AMD 的 ISSCC 演示文稿還包括大量有關 Ryzen 7000 和 EPYC Genoa 處理器中使用的 6nm I/O 芯片 (IOD) 的新細節(jié)。在上面的相冊中，您可以看到放大的圖像和來自芯片偵探@Locuza_的帶注釋的die shot。

我們將規(guī)格放在表格中以便于比較，如您所見，與 Ryzen 7000 變體相比，EPYC Genoa I/O Die 非常龐大 — 這是因為 AMD 可以將多達 12 個計算小芯片 (CCD) 連接到 I /O 用于其EPYC Genoa處理器。

相比之下，消費類芯片僅限于兩個小芯片，這是一個不可改變的限制，因為正如您在 Locuza 的圖表中所見，Ryzen 7000 I/O Die 只有兩個全局內(nèi)存互連 2 (GMI2) 鏈接，將計算小芯片連接到IOD。真可惜——具有四個 CCD 的較低內(nèi)核數(shù) Genoa 模型可以具有雙 GMI3 鏈接（寬模式），這是一種新功能，可以在某些內(nèi)存吞吐量密集型任務中提供優(yōu)勢。將其添加到消費芯片中會很有趣。