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目前，車規級SiC MOSFET有兩種電壓等級：650V和1200V。其中，1200V SiC MOSFET的比導通電阻范圍約為3-4 mΩ·cm2，其中溝道電阻對導通電阻的貢獻很大，約為0.5mΩ·cm2，這增加了總傳導損耗。溝槽柵SiCMOSFET在降低溝道電阻方面比較有優勢，透過溝槽刻蝕，它利用 (11–20) 或 (1–100) 晶面，與 (0001) 和 (000–1) 晶面相比，這兩個晶面的溝道遷移率高出2-3倍。不過，與平面柵SiC MOSFET 相比，溝槽柵SiC MOSFET的工藝更復雜，需要溝槽蝕刻和高能離子注入等，這增加了制造成本。而且，溝槽柵SiC MOSFET的溝槽底部柵極氧化層的可靠性也需要改進。為了進一步改善溝槽柵SiCMOSFET的比導通電阻，大大節省制造成本，近日深圳平湖實驗室團隊發表了一篇題為《SiC溝槽MOSFET的新結構及工藝方法》的文獻（獲取文獻請加微信：hangjiashuo999），介紹了一種新型溝槽柵SiC MOSFET 器件，該器件主要有幾個特點：一是加入了 p 底部區域來保護溝槽結構底部的柵極氧化層，器件的溝道位于溝槽側壁的兩側。二是通過利用控制氯化氫 (HCl) 氣體流速的溝槽再填充工藝，使得器件制造工藝無需使用離子注入。根據TCAD模擬結果，該器件的p連接層的橫向厚度保持在 400? 以下。所開發的溝槽SiC MOSFET展示了阻斷1174V反向偏置電壓的能力，而且n型漂移層在p底部區域下方的最小厚度為 7μm。技術開發背景：
溝槽SiC MOSFET需要解決3個問題
傳統的溝槽SiC MOSFET主要存在幾個難題需要解決：一是用于保護柵氧化層底部的深p阱占據了器件有源區的很大一部分，這增加了比導通電阻。二是分布在柵極結構兩側的深p阱對柵氧化層的保護不足，導致溝槽柵器件底部柵氧化層拐角處的電場強度仍然相對較高，這可能導致柵氧化層TDDB失效，損害器件的長期可靠性。三是使用離子注入會造成損傷和陷阱，從而降低反向傳導期間少數載流子的注入效率。
為了解決上述問題，平湖實驗室參考了SiC超結器件結構的新制備方法。此前，日本AIST團隊在2019年提出了4H-SiC溝槽回填工藝，并成功制備了6500 k 4H-SiC超結 (SJ) MOSFET。這種工藝是將p型外延層回填到n型溝槽中，從而可以在n型溝槽的側壁上形成非常薄的外延層（<0.1μm）。平湖實驗室團隊多次外延生長實現溝槽SiC MOSFET結構，如下圖所示，從下到上依次為n+襯底、n-buffer層、n-epi（漂移）層、p-well層、n+source層。該器件采用干法刻蝕在晶圓表面刻蝕出深溝槽（圖1(b)），然后用p型SiC外延層重新填充溝槽內部（圖1(c)）。然后，再采用 LPCVD 方法在溝槽內沉積柵氧化層，沉積了 50~100nm 厚的柵氧化層。緊接著采用LPCVD方法沉積多晶硅層，并用回蝕工藝確保多晶硅層僅在溝槽區域內（圖1（d））。下一步工藝是在器件表面沉積一層 IMD 氧化層（二氧化硅），作為柵極和源極之間的鈍化隔離，IMD 層下面的多晶硅與多晶硅條相連，并最終與柵極焊盤相連以實現外部連接（圖1（e））。最后采用干法刻蝕的方法去除 IMD 層、柵氧化層和 SiC 外延層，然后沉積表面金屬層并進行歐姆退火，隨后在襯底背面進行CMP減薄、背面金屬化和激光退火，形成器件的漏極歐姆接觸，器件最終的單元結構如圖1（f）所示。可以看出平湖實驗室的工藝流程相當簡單，不需要離子注入即可實現溝槽SiC MOSFET，一方面通過可控氯化氫 (HCl) 氣體流速的溝槽再填充工藝，可以實現較薄的 p 連接層厚度，另一方面，借助 p 連接層和通過寄生PMOS導通鉗位的 p 底部區域，有效地保護了柵極氧化物的角落。TCAD模擬結果顯示，該SiC溝槽 MOSFET可以阻擋1174V反向偏置，p底部區域下方的n 漂移層的最小厚度為7μm。本文發自【行家說三代半】，專注第三代半導體（碳化硅和氮化鎵）行業觀察。
