1985年，著名物理學家諾貝爾獎獲得者理查德·費曼在日 本發表“未來的計算機器”演講時就預言，未來芯片發 展的一大方向就是通過擴展平面芯片到三維層面來提升系統 性能。2006年，三星電子CEO黃昌圭博士在國際電子器件 年會（IDEM）上發表主題演講“硅半導體業界新范式”時 提出，電子技術新時代即將來臨，可以將內存、邏輯、傳感 器、處理器等不同器件集合在一起的三維集成技術是電子技 術新時代的核心。
1 3D IC分類概覽?
2009年的國際半導體技術路線圖（ITRS）從互聯的不同層面對三維集成電路進行了規范。在板級的互聯稱三維封 裝，使用傳統封裝工藝，互聯尺寸大，密度低，工藝簡單， 如封裝上封裝（PoP）、封裝內封裝（PiP）、多芯片模組 （MCM）等。在封裝級的互聯稱三維晶圓級封裝，互聯使用 Bump-Pad 和重布線層（RDL）工藝，如TSMC的CoWoS、 InFO和Intel的EMIB等，又稱封裝內系統（SiP）。在片內的 互聯分為3種：三維芯片堆疊（3D SIC）為功能模塊級堆 疊，互聯尺寸在10 μm左右，互聯密度達一萬個/mm2；三維 片上系統（3D SOC）為電路單元級堆疊，互聯尺寸在1 μm 左右，互聯密度達一百萬個/mm2；三維集成電路（3D IC） 為晶體管級三維堆疊，互聯尺寸達100 nm級，互聯密度高達一億個/mm2，又稱單片三維集成電路（Monolithic 3D IC） 或順序3D IC。從板級到封裝級，再到片內高密度互聯，3D ?IC工藝在不斷成熟，三維互聯也在微縮化。
集成電路產業的發展與工藝技術演進密不可分。3D早 期集中在板級和封裝級互聯，如PoP、PiP、SiP、2.5D等， 使用打線或焊球進行片間互聯，有源芯片間互聯密度較低， 互聯速率、互聯功耗、信號完整性等較差，需要芯片到芯片 間互聯模塊（D2D IP）進行協議轉換和驅動增強保證信號質 量，而這會導致面積、功耗、延遲劣化。這些早期技術主要 目的是突破工藝制造光罩尺寸限制，提升可拓展性，因此只 能稱為三維封裝，而不是3D IC。現在3D IC已發展到3D ?SIC和3D SOC階段，屬芯片級或晶圓級互聯，互聯密度高， 傳輸延遲低，可同步直連無需協議轉換，晶體管間垂直互聯 對延遲、功耗開銷小，與2D片內直聯相容度高，彌合了晶 圓制造和封裝工藝間的鴻溝，讓芯片互聯走向新紀元。
2 3D IC帶來價值
三維堆疊集成帶來價值總體體現在4個層面：互聯、內 存、小型化和異構集成。
首先是互聯層面。幾十年來半導體先進工藝的發展帶來 了器件的微縮，可以在單位面積內集成更多器件，降低了器 件延遲與功耗，但同時也帶來了單位面積內繞線密度增加與 柵極厚度減小的問題。芯片電路延遲由器件單元延遲和器件 間互聯繞線延遲兩部分組成。繞線密度增加導致線寬線距降 低，增加了互聯RC延遲與互聯功耗，器件互聯線延遲與功 耗占總延遲與總功耗的比例越來越高。另外，芯片功能復雜 度提升增大了單芯片尺寸，故全局互聯信號和時鐘無法享受 工藝微縮紅利帶來的延遲降低。此外，隨著單位面積內器件 集成度提高，更多互聯繞線資源需求引起后道金屬繞線密度 提升，但受到制造工藝、應力、電源信號完整性等限制，后 道金屬密度和層數不能無限提高，繞線資源緊張導致擁塞與 互聯帶寬的壓縮。如圖1所示，3D IC可通過模塊切分并垂 直堆疊，降低模塊間全局互聯長度，減少互聯線延遲與互聯 信號和時鐘網絡上引入的功耗與面積，同時垂直相比水平互 聯拓寬了繞線資源，提升了模塊間可容許的互聯帶寬。
其次是內存層面。工藝技術、電路設計、系統架構的不 斷優化驅動處理器性能和主存容量成指數級提升。主存帶寬 每2年提升1.4～1.6倍，無法跟上處理器性能每2年提升約3 倍的步伐，成為限制整體系統性能的短板，這就是內存 墻[4]。在計算機體系架構中，使用靜態隨機存儲器（SRAM） 替代動態隨機存儲器（DRAM），采用高速緩存來構建多級 內存層級，可以盡可能緩解內存墻影響。在先進工藝世代，SRAM微縮難度相比邏輯單元更大，其性能、功耗、面積等 指標也滯后于算術邏輯單元（ALU）。另外，多級內存架構 在物理上越靠近ALU的緩存，層級越低、容量越小、對帶 寬需求越高，多級緩存失效帶來的延時懲罰就越嚴重。通過 3D切分，將緩存、主存從原有的2D芯片互聯中獨立出來， 與邏輯運算芯片垂直堆疊，物理上提升邏輯到內存互聯帶 寬，打破2D場景下緩存容量限制，緩解內存墻問題。
再次是小型化。芯片制造工藝跟不上用戶需求增長的步 伐，為了滿足更復雜功能實現與更高性能要求，在高性能計 算領域使用多核多線程并行處理方式來構建超級計算機，在 物聯網領域集成計算和智能處理核心來構建邊緣AI處理器。核數增多與功能集成導致面積擴增，會觸及光罩極限，帶來 良率與成本劣化。2.5D水平互聯可以解決單芯片切分問題， 但無法滿足帶寬和封裝尺寸要求。通過擴展Z維度，實現芯 片垂直互聯，可以提高集成密度，降低芯片外形尺寸，如圖 2所示。3D IC互聯工藝還會對硅晶圓背面進行減薄，總體 厚度相比于封裝級三維堆疊顯著降低。另外，利用堆疊前后 的多步測試手段和使用芯片堆疊晶圓（D2W）或芯片堆疊 芯片（D2D）工藝，可在提高單晶片良率的同時提升封裝后 芯片的良率和產率。
最后是異構集成。摩爾定律預測，每16～24個月，集成電路上晶體管速度、集成度可以提升1倍。但隨著器件尺 寸不斷接近物理極限，工藝制造時非理想效應凸顯，這一步 伐逐漸趨緩。不僅如此，數字電路、模擬電路放緩速率不 同，模擬與內存電路晶體管速度在柵長22 nm時已經趨于飽 和。數字電路尺寸微縮主要體現在垂直堆疊柵極構建多Fin 結構。目前，N3節點鰭式場效應晶體管（FinFET）柵長約 16 nm，繼續降低通道長度會導致漏電流過大難以關斷。綜 上可知，如果仍將數字、模擬、內存等使用同一種工藝制造 在同一顆2D芯片上，將不利于整個系統的成本、面積和性 能的優化[5]。使用不同工藝制造不同類型電路利用3D IC進 行垂直互聯，可以在滿足性能的前提下更好地利用工藝甜點 （Sweet Node），實現性能、成本和良率的最優化。不僅如 此，在超越摩爾定律（Beyond CMOS）的范疇，一些新架 構、新器件、新材料也可以利用3D IC進行異構集成。其 中，三維圖像傳感器（3D CIS）就是典型的異構集成案例。此外，該技術還可以拓展到存內計算、射頻、光互聯等 領域。
根據具體應用，3D IC價值主要面向兩大類場景：一類 是高端、行業旗艦級應用，一類是中低端、用戶消費級應 用。在高端應用方面，3D IC可帶來高性能與高功能集成度。3D IC可以縮短連線長度，提升通信帶寬，異構集成多種小 芯片來構建封裝內系統，可用于人工智能模型、大型科學計 算、生命科學等領域。在中低端應用方面，3D IC可實現設 備小型化，降低互聯功耗，能夠更好地利用工藝甜點降低總 成本等。因此，3D IC在桌面級與手持應用、可穿戴式設備 和萬物互聯等領域也有較高實用價值。
3 3D IC系統架構?
3D IC系統架構，可按頂層（Top die）和底層（Bottom ?die） 堆疊功能類型進行區分，主要有內存堆疊內存 （MOM）、內存堆疊邏輯（MOL）、邏輯堆疊邏輯（LOL）。MOM架構形式可將多顆DRAM堆疊成為內存芯粒 （Memory Chiplet）的形式，提升系統內存容量和內存帶寬， 如高帶寬內存（HBM）和混合內存立方體（HMC）；也可 SRAM堆疊成為緩存堆疊緩存（Cache on Cache）并集成到 SOC內，做成可拓展系統級緩存（SLC），提升緩存容量， 如AMD的3D V-cache；還可設計新型3D SRAM，通過拆分 SRAM單元陣列優化訪問延遲，如賓夕法尼亞州立大學 （PSU） 的謝源教授研究團隊用字線和位線拆分構建3D ?SRAM[6]。MOL架構形式可將SRAM高速緩存（L1/L2 cache）和邏 輯單元堆疊，做成邏輯上緩存形式，如將中央處理器
（CPU）中的L1/L2緩存拆分和ALU堆疊。比利時微電子中 心（IMEC）的DRAGOMIR等使用openSPARC-T1核進行3D 緩存堆疊，相比2D可以提升11.4%的核頻率[7]。佐治亞理工 大學（GT）和ARM的ZHU等基于CMN600和N1核進行了 SLC和CPU堆疊，可以提升17%的單周期指令數（IPC）[8]；也可將DRAM主存（Main Memory）和SOC堆疊，用來替代 L2/L3緩存，做成近存計算（PNM）架構，例如：圣母大學 與惠普實驗室的CHEN等建立CACTI-3DD模型分析了3D ?DRAM的優勢[9]，阿里達摩院的NIU等用邏輯和DRAM三維 堆疊實現了一款高帶寬高能效AI處理器[10]。
LOL架構形式有以下幾種：
1）SOC on IP堆疊，將SOC 中的外圍接口IP放于底層，接口IP多為模擬模塊，對計算 性能要求不高，在低工藝節點實現，采用三維堆疊異質集 成，降低尺寸與綜合成本。
2）Core on NOC堆疊（NOC指片 上路由網絡），把計算核心與NOC進行3D拆分堆疊，降低 計算核心間網絡路由物理距離。該方法對邏輯切分挑戰較 大，設計較復雜。
3）Core on Core堆疊，將不同計算或處理 核心相互堆疊。但Core一般是發熱大戶，可能導致散熱方 面問題。IMEC的CHEN等分析了3D CPU堆疊的散熱相比 2D結溫會提高140%[11]。
4）三維片上網絡（3D NOC）的形 式，這是一種新型片上互聯方式。相比于傳統的2D NOC， 3D NOC可以顯著降低平均網絡訪問延遲和時鐘周期數，常 見的有基于Tree結構和基于Mesh結構兩種。ARM的FEERO 和PANDE分析了3D NOC相比于2D NOC在帶寬、功耗、吞 吐量方面都有較大優勢，結合NOC交換延遲的降低可以更 好地提升性能[12]。
5）處理器內部流水線級3D堆疊，3D ?NOC和流水線堆疊需要芯片互聯架構層面做出適配性改動， 對硅通孔（TSV）和芯片鍵合互聯工藝微縮也提出較大 挑戰。3D IC系統架構選擇主要受需求側和實現側的影響。需 求側是動力和源泉，影響架構的可能方向；實現側是限制與 約束，影響架構的可行方向。兩者的集中體現是3D IC系統 設計。?
4 3D IC系統設計
自2000年以來，美國國防部高級研究計劃局先進微電 子研究委員會（DARPA）就開始資助3D IC和異構集成相關 項目。2000年，麻省理工學院（MIT）的RAIF教授等利用 Rent定律理論論證使用3D IC可以顯著降低互聯延遲和芯片 面積，但實現的最關鍵因素是垂直層間過孔的高密度互聯， 多層堆疊的性能瓶頸主要在于過孔的禁空區（KOZ）大 小[13]。這為3D互聯工藝微縮指明了方向。
3D IC研究
早期由于工藝技術難以跟上架構發展，研究 集中在架構的可行性論證和收益方面。2004年，Intel的 BLACK等對深度流水線處理器——iA32進行了3D切分架構 的嘗試，通過三維布局規劃，可以節約處理器流水線中的 RC延遲，如時鐘時延、浮點處理時延、寄存器堆訪問時延 等，可以降低約25%的流水線級數。綜合來說，處理器級 的3D實現可以提升15%性能的同時優化約15%的功耗[14]。
2006 年，佐治亞理工學院的PUTTASWAMY等使用3D 方式實現了256輸入的物理寄存器堆，兩層堆疊可以在優化 58.5%的能耗同時達成24.1%的延遲優化，四層堆疊可以在 優化58.2%的能耗同時達成36%的延遲優化。此外，他們還 提出了寄存器堆的3種3D切分方案：寄存器切分、比特位 切分、訪問端口切分。3D切分堆疊帶來的優勢不局限于處 理器微架構，對于不同的處理器配置，處理器中的關鍵延遲 部件不同。不同的微架構需要調整3D堆疊策略，以達成最 佳的時延降低[15]。寄存器堆是線延遲主導，因此借助3D實 現來降低訪問延遲和簡化控制數據流來構建高性能微處理器 將成為可能。
2009年，MIT開發的3D工藝逐漸可以支持處理器微架 構在硅上進行原型實現。賓夕法尼亞州立大學謝源課題組使 用MIT Lincoln Labs的180 nm 3D FDSOI工藝制造了兩種基本 計算單元：3D加法器和3D乘法器。相比于2D實現， Kogge-Stone 型 3D 加法器通過將12 bit計算帶寬提升為72 ?bit，可以降低10.6%～34.3%的延遲和11.0%～46.1%的能 耗，32×32的Wallace-Tree型3D乘法器可以降低14.4%延 遲和6.8%能耗[16]。
2010年，他們發布了一個用于H.264編解 碼的3D流處理器，該處理器可以提供多個內存通道，內存 控制器和并行訪問策略經過了重新設計，來充分利用3D ?DRAM的內存帶寬提升[17]。這表明，在設計3D計算機系統 架構時，應考慮如何將系統架構設計和3D堆疊集成帶來的 好處結合起來，例如：可以重新設計緩存層級和片上互聯方 案來充分利用3D帶來的優勢。2009年，北卡羅萊納州立大學（NSCU）FRANZON研 究組報告了一種用于合成孔徑雷達（SAR）的快速傅里葉 變換（FFT）處理器。SAR FFT處理器架構有大量全共享全 互聯內存和計算單元，通過將一個大內存拆分成很多小的 內存并實現內存邏輯垂直堆疊，可以提高計算單元訪問內 存的并行度，并降低FFT處理器60.3%的內存能耗。相比于 2D 實現，SAR FFT處理器可降低53%平均線長，提升 24.6%計算頻率，使內存帶寬提升到原來的8.55倍，總硅面 積降低25.3%[18]。
后來，人們看到了3D工藝制造上的局限性，開始在系統層面探索多核片上系統和3D IC之間的相容性。2012年， 佐治亞理工學院SUNG課題組設計了一種基于3D堆疊內存 的多核并行處理器架構——3D MAPS。這種架構的頂層是 64個通用計算核心，底層是對應每個核心的4kB SRAM共 256 kB。晶圓制造使用了格芯（GF）的130 nm技術，3D封 裝使用了安靠（Amkor）的Tezzaron TSV工藝。在3D MAPS 單核設計方面，設計者詳細考慮了流水線深度、寄存器堆容 量、發射帶寬、計算單元、指令集等的設計，并充分優化了 內核微架構來滿足3D IC技術提供的大內存帶寬的優勢。在 多核間互聯和核與內存互聯方面，他們對核間路由的同步與 協調和內存分塊做了精細調整，讓訪存容量和核心處理能力 相匹配，并可以讓單個核心分別控制4個內存分區。除此之 外，3D MAPS還引入了可測試性設計，并定制掃描鏈和測 試控制器進行功能和性能基準測試。基準測試內容包括最大 內存帶寬、周期指令數和功耗等。基于Median Filter標準， 3D MAPS可利用的內存帶寬為63.8 GB/s，可達理論最大值 的89.99%，這證明了微架構調整和3D IC結構之間的適 配度[19- 20]。
2021 年，法國原子能委員會電子與信息技術實驗室 （CEA-Leti）與格勒諾布爾大學共同發布了一款基于有源中 介層的6片芯粒組成的96核3D堆疊處理器——IntAct。有源 中介層不同于2.5D情況下的中介層，除提供硅橋互聯和電容 電感等被動元件外，IntAct的有源中介層中還集成了電源管 理模塊SCVR、分布式3D插入式路由、傳感器、串行解串器 等模擬IP，還有用于可測試的設計與端口等。IntAct使用意 法半導體（ST）的FDSOI 28 nm工藝堆疊在65 nm工藝的有源 中介層上，可以達成分布式互聯、3D異構集成、電源管理 動態調壓調頻、芯粒重用、成本優化等諸多目標[21]。
2022年，蘇黎世聯邦理工（ETH）LUCA課題組提出了 一種開源眾核SOC架構——MemPool，其中高達256可編程 核心集群可以共享大容量L1緩存，可以滿足低延遲、低功 耗和高吞吐量要求。基于MemPool，佐治亞理工學院和 IMEC的研究人員結合3D IC技術，提出增強型MemPool-3D， 有效將MemPool的體系架構設計和3D IC的優勢結合起來， 解決了常規MemPool在2D IC場景下的路由擁塞和全局傳播 延遲等問題[22]。3D IC系統設計匯總如表1所示。可以看到，3D IC系統設計主要由架構設計、功能切分、 工藝實現3個方面來決定。架構設計方面，傳統2D IC情況下僅有單個Die，通過 2D 的前道工藝（FEOL）和后道工藝（BEOL）來實現。2D 的系統架構參數，如核數、主頻、流水級別、緩存級別、緩 存容量、訪存帶寬等結合2D IC的物理實現工藝做了最優
化。過渡到3D情形，晶體管可以實現垂直堆疊并互聯，增 加了物理實現自由度。如果仍選擇之前2D IC對應的系統參 數與指標，則難以達成3D IC情況下的最優結果。因此，針 對3D IC，要面向3D IC的工藝特點和價值取向，進行3D IC 系統架構重構，充分利用3D IC優勢。架構重構取決于具體 產品的架構形式、做3D IC的目的、解決的關鍵問題，以及 要突破的產品瓶頸。如果關注SOC多核性能，如延遲、吞吐 量、核負載均勻性等，就需要考慮多核訪存容量、帶寬、路 由性能等瓶頸，拓展緩存容量和帶寬，進行NOC架構級修 改或NOC節點配置修改。如果要提升具體IP單核性能，則 要考慮IP核內限制性能提升的因素，如寄存器堆配置、流 水線深度、L1/L2帶寬、物理可實現性等。這些都可以利用 3D IC來改善，具體需要結合架構與微架構修改和底層代碼 實現。如果要進行內存容量或帶寬拓展，或將片外緩存拿到 片內，或降低內存層次，實現近存架構，那么可采取MOM 或MOL，并結合架構和代碼具體情況將內存從2D SOC中切 分出來，或將擴展內存掛載到原有SOC上。總體來說，考慮 延遲敏感性，對互聯帶寬、內存容量有要求的場景，可以通 過功能切分，在頂層和底層上實現垂直互聯[23]。
功能切分與工藝可實現性需要同步考慮。哪些模塊需要 放到哪顆Die上？具體放到Die上的什么位置？解決這些問 題的方法稱為3D IC的功能切分。能夠實現功能切分的層級 和3D IC工藝微縮程度息息相關。其中，最重要的工藝指標 是Die間互聯（主要是TSV和混合鍵合）尺寸、間距、電氣特性，這決定了Die間互聯的帶寬、速率、功耗。尺寸間距 越小，電氣性能越好，3D互聯帶寬、速率越高，功耗就越 低。相對來說，只要打破帶寬和速率的限制，3D IC架構實 現就更靈活，可以滿足的架構方式就更多樣化。從2D SOC 到3D SOC，不同的3D IC方案按功能切分層級進行分類。切 分和堆疊的最小單元在芯片設計中的層次高低被定義為3D ?IC的切分粒度。基于SoC架構級別的切分是粗粒度的切分， 互聯密度低，工藝要求低，對應MOL主存堆疊邏輯和LOL 中的Core on Core或SOC on IP形式。細一級的是基于IP功能 模塊的切分，對應MOM、MOL緩存堆疊邏輯和LOL中Core ?on NOC或3D NOC形式；再細一級的是功能模塊內部邏輯級 的切分，對應LOL中流水線級別拆分。最細粒度的拆分是門 級的切分，通過LOL在總線位寬上拆分或網表內部基本單元 級的拆分，需要依賴于超高密度互聯的Monolithic 3D IC工 藝[24]。可以看到，切分每細化一個級別，就會對3D工藝微 縮提出更高要求，帶寬可以做得更高，因此可以容許架構設 計做出更大的改動。
我們看到，從2D到2.5D、3D SIC，再到3D SOC、 Monolithic 3D IC，3D工藝的演進是架構革新的助推器，現 階段業內3D工藝普遍可以支持3D架構的第一、第二級別 ——架構級和功能級。也就是說，是3D互聯工藝限制了Die 間互聯的性能和帶寬，同時也限制了具體3D IC實現時的系 統架構與切分方案的自由度。反之，更精細化的3D架構設 計與切分方案也對3D工藝演進提出了更多的要求。隨著3D互聯工藝的演進，3D架構設計與切分方案也可以更加多 樣化。除此之外，3D IC系統設計也需要綜合考量價值與開銷， 使整個芯片系統性能、功耗、面積、成本（PPAC）達到 最優。
3D IC中最顯著的問題是散熱問題。芯片的三維堆疊帶 來功耗密度的多層疊加，但3D IC相比2D卻沒有引入額外的 散熱通路，與2D相比，3D的結溫會更高，需要更全面的產 熱、散熱系統解決方案。熱源端需要在系統設計和邏輯實現 時考慮熱因素，采用低功耗的設計方法（如多電壓域、時鐘 電源關斷等）降低系統積熱，需要在功能切分和物理實現時 使用熱感知的布局技術，并在設計簽核時考慮熱帶來的時序 和電源惡化的影響。散熱端需要考慮功能切分與物理設計時 盡可能使高發熱和熱敏感模塊離散熱器更近，添加額外的散 熱通路如Dummy die和Dummy TSV等輔助散熱，還可以結合 一些先進散熱技術如微通道液冷、金剛石散熱等作為芯片級 冷卻解決方案。
除了散熱之外，3D IC的工藝成熟度也備受關注。其中, 芯片鍵合與硅通孔是3D IC最重要的兩項技術。二者作為片 間垂直互連的實際存在形式，從特征尺寸、電氣特性、工藝 良率3個方面決定了3D IC性能與質量。Bonding和TSV特征 尺寸越小，互聯密度越高，3D IC可以提供的片間帶寬就越 大。選取電氣性能優異的互聯材料，可以降低3D IC互聯延 遲與功耗。持續優化工藝細節和工藝流程，如改善晶圓鍵合 時的平整度和對準問題，控制鍵合焊盤和工藝溫度，改善銅 凸問題等，對于提高3D IC整體良率、降低3D IC制造成本 有重要意義。此外，還需要考慮3D IC的成本問題。
3D IC涉及多顆 芯片堆疊，在成本核算方面更加復雜，包括設計成本、制造 成本、封裝成本、測試成本，以及不同供應商的物流成本。3D IC設計復雜度比2D更高，需要考慮的設計維度更多，但 可以通過將高性能模塊做成多種或多代產品可復用的3D ?Chiplet形式，以降低設計和制造成本。在制造層面，3D可 以堆疊集成多種工藝，降低芯片面積，提升良率，但同時也 需要加工更多光罩（Mask layer），提高一次性工程成本 （NRE）。3D封裝工藝對產線控制要求更高，良率曲線還在 爬升，當前階段比2D封裝成本有顯著提升。3D需要嵌入更 多的測試與修復設計，盡可能保證篩片良率。此外，采用新 的測試針卡、機臺、測試用例等也會提高3D測試成本。除前述之外，多物理場耦合、物理設計實現、多工藝簽 核、可測試性設計與測試流程等問題對3D IC整體可實現性、 性能、成本折中也有重要影響。3D IC芯片系統設計應綜合考慮功能、性能、可靠性、成本等多種因素，確定最終系統 的參數選項，根據具體設計情況，迭代達成最佳實現目標。
5 3D IC產品概覽?
最近幾年，產業界已推出較為成熟的3D IC產品。最早 應用3D IC技術的產品是3D CIS和MOM的HBM。但由于3D ?CIS架構相對簡單、應用領域單一，同理HBM不能脫離邏輯 芯片獨立功能存在。通用3D IC產品在2019年產生。Intel發布了業內第一款 商用3D IC的低功耗小尺寸SOC芯片——Lakefield處理器。這款芯片使用邏輯堆疊邏輯SOC on IP異質堆疊形式，頂層 使用Intel 10 nm 工藝的計算芯粒（Chiplet），包含CPU、 GPU、圖像處理器（IPU）和一些顯示引擎。底層使用Intel ?22 nm低功耗工藝的IO芯粒，包含通用串行總線（USB）、 串行外設接口（SPI）等一些常用接口IP。頂層和底層之間 使用Intel 3D Foveros Microbump互聯工藝。3D同步互聯速率 可達500 MHz，3D互聯功耗為0.2 pj/bit。Lakefield憑借低待 機功耗和小尺寸，成為當時最小的桌面級CPU處理器，應 用于Samsung Galaxy Book S、Lenovo X1 Fold 等超薄筆記 本中[25]。
2022 年，Intel發布號稱芯片航空母艦的Ponto Vecchio （PVC），這款芯片從SOC架構設計到實現工藝都代表Intel當 前最先進的芯片水平。PVC結合了3D IC和2.5D 技術優勢， 共有63個芯粒，其中47個是功能芯粒，另外16個芯粒用于 支撐與散熱，共由超過1 000億個晶體管構成。PVC有兩層 堆疊，采用了混合SOC on IP和MOL 3D架構，頂層有16個 計算芯粒和8個內存芯粒，內含128個Xe核和120 MB擴展 L3緩存，底層有2個大的基礎互聯芯粒，內含片上集成電源 模塊（FIVR）、內存控制器、PCIe、CXL、L2緩存等。
3D 異步互聯速率達2.97 GHz，互聯功耗0.2 pj/bit。PVC是同時 采用多家供應商不同工藝芯粒進行3D IC堆疊的第一款大規 模商用產品，其計算芯粒為TSMC N5，內存芯粒與基礎芯 粒為Intel N7。這表明3D IC可在緊耦合互聯層面彌合多家 供應商界限，打造全新商業模式。PVC應用在阿貢實驗室定 制的面向人工智能與科學計算的超算服務器，預期算力可達 2 ExaFlops[26]。AMD的3D IC 商用化腳步緊隨Intel之后。2022年， AMD發布第一款使用3D V-cache技術的產品，底層是計算 芯粒，內含8個CPU核和32 MB的L3緩存，頂層是內存芯 粒，內含64 MB L3緩存。3D V-cache采用TSMC最新3D ?SoIC技術，利用間距9 μm的高密度TSV與混合鍵合（HB） 進行互聯。3D V-cache架構本質屬于Cache on Cache 的MOM，其中3D堆疊互聯區域只有L3緩存。3D V-cache目前 有兩代，第一代的內存芯粒與計算芯粒都是TSMC N7，第二 代把計算芯粒升級為N5，復用之前N7的內存芯粒堆疊。3D V-cache同步登錄AMD服務器與桌面處理器產品線。相 較于2D版本，3D版本服務器性能可提升66%[27]。
2023年，AMD發布了新一代3D IC處理器架構——In stinct MI300。MI300的3D IC架構與PVC類似，也是兩層堆 疊SOC on IP和MOL混合3D架構。頂層是TSMC N5工藝計 算芯粒，針對不同的產品線有兩種分型：MI300A由3個 Zen4架構CPU芯粒和6個CDNA3架構GPU芯粒組成混合架 構；MI300X把3個CPU芯粒替換成2個GPU芯粒，共8顆 GPU芯粒組成純GPU架構。底層是4個TSMC N6工藝的基礎 芯粒，內含集成輸入和輸出（I/O）接口、路由仲裁與拓展 緩存等模塊。MI300主要面向大語言模型與高性能計算，用 于勞倫斯-利弗莫爾國家安全實驗室El Capitan超級計算機， 算力可達2 ExaFlops[28]。2022年，人工智能芯片公司Graphcore推出創新架構智 能處理器——Bow IPU，使用TSMC 3D SoIC晶圓堆疊晶圓 （WOW）方式，頂層是人工智能邏輯芯粒，底層是集成了深 硅刻蝕電容（DTC）的電源管理芯粒，可以改善電源完整性 并獲取更高能耗效率[29]。
Meta 公司在2024年國際固態電路會議（ISSCC 2024） 上報告了一款用于穿戴式虛擬現實應用的3D IC原型芯片， 基于TSMC SoIC W2W F2F堆疊，頂層是擴展SRAM與傳感器 模塊，底層是芯片啟動與控制系統。通過三維堆疊，這一產 品至少可節約55%的內存訪問功耗，提升40%的系統性能， 超小的體積也為邊緣式AI應用拓展了兼容性。這是3D IC在 消費級應用方面的重大創新[30]。在2022年ISSCC上，阿里達摩院發布了一款完全自主 制造的基于3D IC的近存計算人工智能樣片。該產品采用了 3D WOW形式HB堆疊，頂層是25 nm工藝的DRAM芯粒， 共36 Gbit DRAM，底層是55 nm工藝的邏輯芯粒，由神經 網絡引擎（NE）、匹配引擎（ME）等組成。雖然僅采用了 遠低于業界先進的工藝節點，但是3D跨Die互聯速率可達 150 MHz，3D互聯功耗僅為0.88 pj/bit，并且吞吐量、帶 寬、能耗效率等相比其他采用更先進工藝的2D和2.5D芯片 也有較大優勢[10]。
6 機遇與挑戰?
可以看到，最近幾年，3D IC芯片如井噴般涌現，根本 原因是摩爾定律推進困難，先進工藝紅利不再，存儲墻問題 凸顯。伴隨著3D制造工藝尤其是TSV和HB工藝的逐漸成熟，物理尺寸可與BEOL尺寸相比。此外，高性能計算、人 工智能、大模型、數字孿生等場景應用對芯片大算力、大內 存、大帶寬的需求進一步加大。目前看來，3D IC的主要優 勢在于通過互聯和內存性能提升產品高度，通過功耗與面積 優化拓寬產品廣度。隨著工藝優化和產品迭代帶來的成本與 風險降低，3D IC也必將步入大規模商用化的道路。我們應 該把握機遇，勇于做科技的領跑者。
