幾十年來(lái)，計(jì)算架構(gòu)一直依賴動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)作為主存儲(chǔ)器，來(lái)為處理單元提供臨時(shí)存儲(chǔ)，以便檢索數(shù)據(jù)和程序代碼。DRAM的高速、高集成度、高性價(jià)比和出色的可靠性，促使DRAM技術(shù)在許多電子設(shè)備中得到了廣泛應(yīng)用。
DRAM位單元(存儲(chǔ)一位信息的元件)具有一種非常基本的結(jié)構(gòu)，由一個(gè)電容器(1C)和一個(gè)集成在電容器附近的晶體管(1T)組成。電容器的作用是存儲(chǔ)電荷，而晶體管則用于訪問(wèn)電容器，以讀取存儲(chǔ)的電荷量或存儲(chǔ)新電荷。
1T-1C位單元排列成包含字線和位線的陣列，字線連接到晶體管的柵極，控制對(duì)電容器的訪問(wèn)。通過(guò)位線感測(cè)電容器上存儲(chǔ)的電荷，可以讀取內(nèi)存的狀態(tài)。
多年來(lái)，得益于位單元密度的持續(xù)擴(kuò)展，存儲(chǔ)器界推出了一代又一代的DRAM技術(shù)。當(dāng)前的DRAM芯片屬于“10納米級(jí)”(表示為D1x、D1y、D1z、D1a……)，其中內(nèi)存單元陣列中有效區(qū)域的半間距從19納米到10納米不等。然而，人工智能驅(qū)動(dòng)的對(duì)性能更好、容量更大的DRAM的需求正在推動(dòng)研發(fā)10納米以后的新技術(shù)。
這就需要在電容器、存取晶體管和位單元架構(gòu)方面進(jìn)行創(chuàng)新。此類創(chuàng)新的例子包括高縱橫比柱狀電容器，以及從馬鞍形(基于FinFET)存取晶體管到垂直柵極架構(gòu)的轉(zhuǎn)變，還有從6F2到4F2單元設(shè)計(jì)的過(guò)渡(F是給定技術(shù)節(jié)點(diǎn)的最小特征尺寸)。
平面1T-1C DRAM芯片內(nèi)部：外圍電路
為了實(shí)現(xiàn)DRAM芯片的全部功能，除了存取晶體管之外，還需要幾個(gè)其他晶體管，這些額外的晶體管起到地址解碼器、感應(yīng)放大器或輸出緩沖器等作用。它們被稱為DRAM的外圍晶體管，傳統(tǒng)上是緊靠DRAM存儲(chǔ)器陣列區(qū)域制造的。
圖1：DRAM芯片內(nèi)部基于1T-1C的DRAM存儲(chǔ)器陣列和DRAM外圍區(qū)域。來(lái)源：imec
DRAM外圍晶體管可分為三大類。第一類是常規(guī)邏輯晶體管：反復(fù)打開(kāi)和關(guān)閉的數(shù)字開(kāi)關(guān)。第二類是感應(yīng)放大器——一種模擬類型的晶體管，可感測(cè)兩位單元之間的電荷差異。微小的正向變化被放大為高電壓(代表邏輯1)，微小的負(fù)向變化被放大為零電壓(代表邏輯0)。然后，這些邏輯值被存儲(chǔ)在被稱為行緩沖器的鎖存器結(jié)構(gòu)中。感應(yīng)放大器通常位于靠近存儲(chǔ)器陣列的位置，占用了DRAM芯片的很大一部分面積。第三類則是行解碼器：將相對(duì)較高的偏置(通常約為3V)傳遞到存儲(chǔ)器元件以支持寫入操作的晶體管。
為了跟上存儲(chǔ)器陣列節(jié)點(diǎn)到節(jié)點(diǎn)的改進(jìn)，DRAM外圍元器件也在縮小面積和提高性能方面進(jìn)行了相應(yīng)的改進(jìn)，從長(zhǎng)遠(yuǎn)來(lái)看，未來(lái)可能會(huì)出現(xiàn)更具顛覆性的解決方案，打破傳統(tǒng)的“2D”DRAM芯片架構(gòu)。有一種方案是在單獨(dú)的晶圓上制造DRAM外圍器件，然后將其粘合到包含有存儲(chǔ)器陣列的晶圓上，就像在3D NAND中所采用的方法一樣。
面向外圍晶體管優(yōu)化的單一熱穩(wěn)定平臺(tái)
這三類外圍晶體管各有其要求。常規(guī)邏輯晶體管必須具有良好的短溝道控制、高導(dǎo)通電流(Ion)和低關(guān)斷電流(Ioff)。僅在這些特性上，它們與典型片上系統(tǒng)(SoC)中的邏輯晶體管非常相似，不過(guò)它們還需要啟用多個(gè)閾值電壓(Vth)以滿足不同的設(shè)計(jì)要求。
另外兩類則具有更多不同的特性，在典型的邏輯SoC中并不存在。模擬感應(yīng)放大器需要良好的放大性能，這得益于低閾值電壓(Vth)。此外，由于信號(hào)被放大，兩個(gè)相鄰感應(yīng)放大器之間的不匹配必須盡可能小。因此，理想的感應(yīng)放大器必須是一種具有良好模擬功能的可重復(fù)性極高的晶體管。
最后，行解碼器是一種數(shù)字晶體管，與先進(jìn)的邏輯節(jié)點(diǎn)相比，它需要非常厚的柵極氧化物來(lái)維持更高的偏壓，這使得晶體管更可靠，但運(yùn)行速度卻較慢。
圖2：以下是制造用于DRAM外圍應(yīng)用的晶體管所需的主要步驟，需要特定開(kāi)發(fā)的關(guān)鍵模塊已加下劃線。來(lái)源：PSS
除了這些特定要求外，所有外圍晶體管都還存在許多限制。其中的一個(gè)關(guān)鍵問(wèn)題就是熱穩(wěn)定性。在當(dāng)前的DRAM工藝流程中，DRAM存儲(chǔ)器陣列緊靠外圍，外圍晶體管在DRAM存儲(chǔ)器元件之前制造。因此，外圍需要接受存儲(chǔ)電容器、存取晶體管和存儲(chǔ)器后端生產(chǎn)線制造過(guò)程中施加的若干種熱處理。
因此，外圍晶體管必須能夠承受數(shù)小時(shí)的高達(dá)550-600°C的“DRAM存儲(chǔ)器退火”溫度。其次，還必須保持DRAM芯片的成本效益，這就促使集成商選擇比邏輯流通常使用的工藝更簡(jiǎn)單的工藝解決方案。
為了降低成本，存儲(chǔ)器行業(yè)也傾向于為各種外圍晶體管采用單一的技術(shù)平臺(tái)——盡管它們的需求各不相同。此外，對(duì)低漏電和低功耗的要求也更加嚴(yán)格，這對(duì)多種DRAM用例都很有利，尤其是移動(dòng)用例。
所有這些規(guī)格要求使得不可能直接復(fù)制標(biāo)準(zhǔn)邏輯工藝流程，需要對(duì)特定模塊進(jìn)行優(yōu)化，包括晶體管的柵極堆棧、源/漏結(jié)和源/漏金屬觸點(diǎn)。
責(zé)編：Ricardo
