今日，由電氣電子工程師學會（IEEE）主辦的2026國際電路與系統研討會（ISCAS2026）在上海開幕。
華為公司董事、半導體業務部總裁何庭波在主旨演講中正式發表“韜（τ）定律”，這是中國首次在全球半導體領域提出指導產業發展的系統性新原則。
與此同時，華為官宣新一代麒麟手機芯片將于今年秋季面世，首次落地邏輯折疊技術，引發全球行業震動。
何庭波表示，將于今年秋季面世的麒麟手機芯片率先采用了邏輯折疊技術，性能大幅提升。何庭波說，“麒麟2026”手機芯片是邏輯折疊技術的首次成功實施。
從演講現場展示的官方PPT來看，麒麟2026芯片作為邏輯折疊技術的首次成功實施案例，交出了一份令人震撼的成績單。
相比傳統的2D平面設計，這款芯片的晶體管密度大幅提升了53.5%，達到了的238MTr/平方毫米（MTr：MillionTransistors的縮寫，即百萬個晶體管），這意味著每平方毫米的芯片面積上，可以集成2.38億個晶體管，理論上與Intel 18A工藝持平，接近初代臺積電3nm。
與此同時，芯片的P核能效提升了41%，最高頻率也提升了12.7%，實現了性能與能效的雙重飛躍。
事實上，麒麟2026芯片的突破并非偶然，而是華為韜(τ)定律六年實踐的結晶。面對摩爾定律日益逼近物理極限和經濟效益雙重挑戰的行業困局，華為創新性地提出以"時間(τ)縮微"替代"幾何縮微"作為半導體與電子系統演進的新指導原則。
與傳統單純追求晶體管尺寸縮小的思路不同，韜定律構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。
具體而言，器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；
電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；
芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；
系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。
當下，主導半導體產業半個多世紀的摩爾定律正走到十字路口。近年來，晶體管幾何縮微遭遇物理極限與經濟效益的雙重擠壓，先進制程的研發成本呈指數級攀升，傳統工藝路徑的紅利已接近耗盡。
如何突破技術瓶頸，滿足AI時代指數級增長的計算需求，已成為全行業共同面臨的核心挑戰。
在此背景下，華為提出的“韜定律”開辟了一條全新的技術路線。該定律主張以“時間縮微”替代傳統的“幾何縮微”，以系統性降低時間常數（韜τ）為核心目標，通過邏輯折疊等創新技術壓縮信號傳播時延，在不依賴極致制程的前提下持續提升晶體管密度與系統性能。
更關鍵的是，“韜定律”構建了貫穿器件、電路、芯片到系統的全棧協同優化體系，據測算，到2031年基于該定律的高端芯片將達到1.4納米制程的同等水平。
值得一提的是，這一理論并非紙上談兵。何庭波透露，基于“韜定律”的技術思路，華為在過去六年已成功設計并量產381款芯片，覆蓋手機、服務器、通信等多個領域。
“未來十年，我們會持續走向全面折疊，甚至走向更多層的折疊，持續優化從器件、電路，到芯片和系統的全棧性能。”
在演講最后，何庭波強調，半導體產業的未來離不開開放合作。華為期待在“韜定律”的技術框架下，與全球科學家、工程師及產業伙伴攜手，共同推動行業持續發展。
此次“韜定律”的發布，不僅標志著中國半導體產業從技術跟隨走向理論引領的重要里程碑，也為全球半導體產業突破摩爾定律困局提供了全新的中國方案。
