高速串行鏈路中差分對的信號完整性考慮

高速串聯鏈路中的差分對需要嚴格控制阻抗、偏斜和耦合，以限制反射、模態轉換和串擾。在多千兆數據速率下，軌跡幾何形狀、路由對稱性或材料屬性的微小偏差會破壞眼圖，導致協議不合規。

本文回顧了高速串行接口中差分對的主要信號完整性要求：差分阻抗控制、偏移管理、串擾減少以及保持從驅動器到接收端信號質量的 PCB 布局技術。

差動阻抗是決定布線差分對信號傳輸的主要電氣參數。它等于每條線路奇模阻抗的兩倍，取決于寬度、對內間距、銅厚度、介電高度和介電常數。常見串行接口的目標是 85–100 Ω：PCIe 4/5 代指定 85 Ω，USB 3.2 和 USB4 目標為 90 Ω，LVDS 通常指定 100 Ω。

如圖 1 所示，微帶線和帶狀線配置中的差分阻抗取決于走線寬度、間距和介電幾何形狀。

圖 1。微帶線和帶帶線結構中的微帶線結構中，差動阻抗由軌距、間距和介電幾何形狀決定。（圖片來源：Altium）

維持目標阻抗需要受控的疊加。軌跡幾何與場求解器或制造阻抗表相關聯，寬度和間距在整個對子長度上保持恒定。

不連續點如頸部向下、反焊盤、非對稱通孔結構和不對稱分量焊盤會引入局部阻抗擾動，產生反射并降低眼開效果。小型無源封裝，通常為交流耦合電容的0402或更小，并且兩條腿對稱地布置，可以減少元件引起的不對稱。

在這對對子下方或周圍有一個堅固且連續的參考平面同樣至關重要。微帶線對在連續的接地平面上布線，而帶狀線對則在地面或電源平面之間布線。平面分裂、空隙或在對子下方的間隙會提高局部阻抗并增加輻射場。受阻抗要求通常為±10%，應出現在制造說明中，并在 PCB 工具中作為凈阻抗特定約束強制執行。

閉式方程如 IPC-2141 在高頻下提供近似結果，但對許多幾何形狀的精度會下降。基于現場求解的工具，包括 Polar SI9000 等計算器，能提供更可靠的起始幾何形狀。對于關鍵鏈路，S 參數或 TDR 仿真在制造前驗證實現的阻抗。

偏斜是微分對中 P 條和 N 條腿之間的傳播延遲差 。它將差能轉換為共模噪聲，降低眼開能力并增加電磁輻射。在多千兆數據速率下，對內偏斜預算非常緊張。PCIe Gen 5 允許幾十皮秒，這在標準 FR-4 上可實現幾百萬英里的長度匹配。

偏斜最常見的原因之一是非對稱路由。如圖 2 所示，偏斜由差分對腿間路徑長度不等引起，通過分布蛇形調諧校正，同時避免局部不連續。

圖 2。差分對偏斜通過長度匹配進行校正，分布式蛇形布線優于局部調諧，以最大限度減少不連續性。（圖片來源：PCB Hero）

保持兩條腿幾何對稱，彎曲計數相同，通過結構匹配，并在相同參考平面上實現平行路徑，可以消除大多數路由引起的延遲不匹配。

當需要調整長度時，較短腿上的蛇形段可以恢復點火對齊。分布式調諧在較長的布線段上，比放置在連接器或接收端附近的緊湊蛇形管更佳，后者會引入局部電容負載和串擾。

其他貢獻因素包括通過結構和材質效果。每個通孔都會增加電容負載，如果沒有反鉆，會留下一個與短管長度成反比頻率共振的短管。通過雙腿位置匹配，加上高速設計中的背部鉆孔，將螺旋偏差控制在預算內。

材料性質引入了一個不那么明顯但重要的偏斜機制。標準 FR-4 層壓板的玻璃織變體在 10 Gbps 及以上速度下，即使走線長度匹配，也可能增加 10–100 ps 的偏移。一條腿可能主要繞過玻璃束，另一條腿繞過樹脂囊，產生不同的有效介電常數和傳播速度。

低 Dk、低變異層壓板、相對于織法方向的微小痕量角偏移，或感知織道偏斜的材料，在要求高的設計中可以減少這種影響。偏斜匹配應考慮完整的信號路徑，包括封裝走線、連接器引腳和通路延遲，而不僅僅是 PCB 走線長度。

差分信號能排斥共模噪聲，增強對外部攻擊者的免疫力。當間距和引用不足時，并行高速網對仍可相互耦合，甚至耦合到相鄰的單端網中。

如圖 3 所示， 串擾源自相鄰導體之間的電磁耦合，隨著間距縮短和并行布線長度的延長，串擾會增加。

圖 3。當攻擊者痕跡將能量耦合到附近的受害者軌跡時，串擾會發生，耦合隨著間距減少和平行路由長度增加而增加。（圖片來源：Sierra Circuits）

緊密的對內耦合，即 P 和 N 兩腿之間的小間距，可以減少環路面積和輻射場，從而提升共模抑制。對間距控制相鄰差分對之間的串擾。

常見的指導原則是，邊到邊間距應為軌距的三倍，或約為對內間距的五倍。這使差分串擾在大多數多千兆接口的可接受范圍內。更接近參考平面減少了給定串擾目標所需的對間距，這也是帶線布線在等同間距下比微帶線更優的串擾性能的原因之一。

攻擊網絡與敏感差分通道之間的物理隔離也至關重要。時鐘走線、DDR 總線和快速切換電源網不應與 PCIe、USB 或 LVDS 對并行運行，且距離較遠。長距離并聯運行會隨著耦合長度的比例增加耦合能量，無論間距如何。最小化平行重疊的路由策略，結合將敏感對對遠離噪聲網的層分配，比單純調整間距更有效。

高速串行接口如 PCIe Gen 4/5、USB4 和 LVDS 需要一致、對稱且不連續的路由最小。有效的布局從路由通道層面開始。每對都應該盡可能直線，層次變化最小。當需要層變更時，兩條腿在同一封裝上通過匹配的結構一起過渡。

保持兩對間距和寬度恒定，包括通過彎道，可以保持差阻抗。淺的 45 度彎道或基于弧線的布線相比 90 度轉彎能減少阻抗擾動。交流耦合電容、靜電放電（ESD）保護裝置和連接器焊盤應對稱地放置在兩條腿上，短管長度應盡量縮短。

如圖 4 所示，非對稱元件布置會導致差分對腿之間的不平衡，而對稱布置則保持信號完整性。

圖 4。對稱分量布置保持差分對平衡，而非對稱布置則引入不連續點并降低信號完整性。（圖片來源：Sierra Circuits）

分量誘導的不對稱是阻抗控制無法糾正的常見模式轉換來源。

約束驅動路由強制執行這些要求。PCB 設計工具允許對差阻抗、對內間距、長度、偏角容差和通孔使用量制定網特規則。在開始布線前定義這些約束，可以防止手動編輯或自動布線決策破壞對對稱性。對于 PCIe Gen 5 和 USB4 設計，運行速率為 32 GT/s 和 40 Gbps，利用提取的 S 參數和眼圖分析進行 SI 仿真，應在制造前驗證信道。

機械設計也影響信號完整性。將支架和千斤頂螺絲等硬件固定在靠近連接器的位置，而非板角處，可以減少 PCB 在組裝和熱循環過程中的彎曲和焊點應力。

靠近板子剛性連接點的連接器承受的熱導位移較小，這在差動連接器系統中尤為重要，因為接觸幾何形狀會影響阻抗和插入損耗。

高速串行鏈路差分對設計中的信號完整性依賴于阻抗、時序、耦合和布局幾何形狀的協調控制。差分阻抗由堆疊和走線幾何形狀決定，必須沿布線長度保持恒定，對于如 PCIe Gen 5 和 USB4 等要求較高的接口，則采用現場求解器驗證。

偏斜管理需要對稱布線、分布長度調優、通過結構匹配，以及在更高數據率下對玻璃織物變化的關注。串擾控制依賴于緊密的對內耦合、足夠的對間距以及與高攻擊性網的分離。

這些要求也適用于布局規范，包括對稱元件布置、最小不連續、約束驅動布線和國際單位制仿真，確保從驅動器到接收器的信號完整性一致。