答題 | 科學論證：為啥設計5mil左右的線寬“性價比”最高

感謝各位網友的精彩回答，以下是高速先生的觀點：

1，首先其實說哪個線寬一定是性價比最高，只是5mil可能是大家平時用得多的疊層和線寬，然后高速先生通過損耗和厚度的變化研究了一番，結論是想告訴大家，小于5mil后導體損耗會急劇增加，大于5mil后導體損耗改善的幅度就會慢慢減小，5mil可能剛好處于損耗變化的一個分水嶺，另外剛好很湊巧的發現5mil也是疊層厚度相對變化小一點的值。

2，當然隨著目前速率越來越高，用到的工藝越來越負載，例如慢慢很多客戶用到了HDI工藝，那么走線一般也就走不到5mil了，疊層厚度被HDI過孔孔徑綁定，也沒法順便變更，因此就需要具體來評估其他線寬的影響了。當然也包括了，目前更小眾的客戶用到了Msap的工藝，線寬就更細更細了！

3，我覺得本文比較重要的一個啟發是大家可以知道線寬不同時的變化趨勢是會變大還是變小，以便需要在一些精確控制損耗的場景時，作為前期的一個很好的判斷標準，這樣就夠了。更具體的還是建議交給仿真就好了……

這個問題我們公司一般是這么做的：對于非功率信號，高速的數字或者模擬信號一般線寬保持在5-8mil之間，差分信號的話，其邊到邊間距大于一倍線寬，小于兩倍線寬。如果是射頻類信號，隔層參考，線寬盡量和焊盤差不多寬  

一般1.6mm板厚的兩層板，高速線線寬按照6mil線寬設計。小于1mm板厚的板子，高速線線寬按照4mil線寬設計。fpc上的高速線線寬按照2.4mil線寬設計。以上主要基于高速線與參考層的距離不同，留足buffer給板廠調整線寬線距以滿足阻抗要求。

你就說光模塊都是用多寬的線吧 

按照制程能力，信號線寬大于4小于6即可，如果是差分信號，那么差分間距大于1w小于2w，避免寬松耦合(抗干擾性差)也避免太緊密的耦合(損耗大，不利于長距離傳輸) 

為了減少線寬變化，特別是在FPGA當中，39.37的間距當中可能會多數算到四左右的一個線寬。又有個疑問如果100歐阻抗線，FPGA中選擇一個細線寬，阻抗控100，出來走5以上，也控100，那么是否會引起阻抗的突變呢？ 

@ 維柯

我們現在表層是走5mil 左右，內層只能走3或4mil，最終是由疊層決定的 

@ Alan

一般情況下，差分線按照≥4mil設計，普通單端5mil左右，射頻15mil以上（盡量往寬方向）。所有的線寬都會根據實際的器件，總體密度做出取舍，盡量滿足大眾工廠的生產工藝。如有必要會使用各層參考來滿足要求 

@ Jamie

最關鍵是 寬帶加工精度/成本，漂移線寬，越細阻抗抖動很厲害；4,mil,5mil,6mil 兼顧密度或是加工精度問題考量； 

@ 盧

一般差分線我是盡量按照＞4mil走線設計，但是最近設計的PCB高速線都是3.2mil或者3mil線寬了。沒辦法，PCB上還有40ohm和75ohm的線。密度又高的通孔板，滿足了差分100ohm更寬的線寬，低阻抗線的線寬就會更寬，0.8mm的bga通道沒法過線了。PCB設計一直都是取舍問題。

@ Trunktren

在滿足損耗要求的情況下，用窄的線寬串擾會優于寬的線寬。    有些協議還會考慮到差模和共模回損兩個指標，這個時候就要認真計算線寬了。 

@ 莫克

除了損耗，還有加工良率的考量，太細線路不好制作，同時介質層薄要換成超薄布，物料成本也會增加不少，5mil只是典型高速產品的選擇，但像AI卡都是性能導向，選擇不一樣。

@Xiaolong

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