應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)的超低抖動時鐘電路

可以看到，f in 、t jrms 、ε、V NOISErms 與外部輸入相關(guān)，可以通過降低采樣時鐘抖動、降低電源噪聲和提高模擬輸入信號品質(zhì)等途徑，提高 ADC 的有效位數(shù) ENOB。應(yīng)用舉例：在輸入信號頻率 f in =125 MHz且要求 ADC有效位 ENOB=10 bits情況下，根據(jù)式（2，3）得到：等效抖動 t jrms =1.02 ps，此處的等效抖動包括了 ADC 的自身因素和各種外界因素的貢獻，實際對采樣時鐘抖動的要求更高。若在輸入信號頻率 f in =125 MHz 且要求 ADC 有效位 ENOB=14 bits 情況下，根據(jù)式（2）和式（3）得到：等效抖動 t jrms =64 fs。可以看出，對于高頻輸入模擬信號且高有效位的 ADC設(shè)計，低抖動的時鐘設(shè)計是一個關(guān)鍵，降低采樣時鐘抖動，不僅能夠提高 ADC有效位 ENOB，還能夠提高 ADC的模擬輸入帶寬。

關(guān)于相位抖動的頻率積分區(qū)間[f 1 ，f 2 ]，理論上講，積分區(qū)間下限 f 1 應(yīng)該盡量低，f 1 為 1 Hz、10 Hz等，帶寬上限應(yīng)盡量高，f 2 為 2 f 0 、 +∞ 。實際使用時，需要根據(jù)應(yīng)用場合調(diào)整頻率積分區(qū)間，例如：光纖通道的時鐘抖動的積分區(qū)間為[637 kHz,10 MHz]，10 GHz以太網(wǎng) XAUI中時鐘抖動的積分區(qū)間為[1.875MHz,20 MHz]，SATA/SAS的時鐘抖動的積分區(qū)間為[900 kHz,7 MHz] 。

圖 1為時鐘產(chǎn)生電路的原理圖。高穩(wěn)參考信號源采用的是 Crystek公司的 CCHD?950?25?100M：輸出頻率 為 100 MHz  ，實 際 測 量 其 時 鐘 抖 動 為 135 fs[10 kHz,10 MHz]；高速信號扇出芯片采用 HITTITE公司的 HMC987LP5GE 芯片，用于低噪聲時鐘分配，可以完成 1∶9扇出緩沖器功能。

圖 1 時鐘產(chǎn)生電路原理圖

時鐘抖動測試儀器采用 ROHDE&SCHWARZ 公司的 FSW13頻譜與信號分析儀，采用標(biāo)準(zhǔn)配件，在進行頻譜分析時，積分區(qū)間[10 kHz,10 MHz]。

采用直流電壓源供電，直流電壓源型號 Agilent E3631A，通過 SPI 配置 HMC1035 芯片，測量HMC1035在整數(shù)模式和小數(shù)模式輸出時鐘的抖動，其它工作條件都相同，得到表 1。表 1中 HMC10352500 MHz?50M Hz?integer 表示 HMC1035 頻率綜合芯片工作條件為整數(shù)模式、50 MHz 鑒相器（Phase detector，PD）頻 率 、2 500 MHz 壓 控 振 蕩 器（Voltage controlled oscillator，VCO）頻 率 。HMC1035 2 500 MHz?50 MHz?fractional 表示 HMC1035 頻率綜合芯片工作條件為小數(shù)模式、50 MHz PD 頻率、2 500 MHz VCO 頻率。測量得到高穩(wěn)參考信號輸出的 100 MHz對應(yīng)的時鐘抖動典型值為 135 fs（以下簡稱為 100 MHz VCXO jitter），高速信號扇出后的 100 MHz信號時鐘抖動典型值為 152 fs（以下簡稱為HMC987 fanout jitter），以下表 1重復(fù)部分不再贅述。

整數(shù)模式下鎖相環(huán)（Phase lock loop, PLL）的輸出分頻率受限于 PD 的頻率步進。小數(shù)模式的優(yōu)點在于可以提高 PLL 的輸出分辨率，顯著改善鎖定時間，但是小數(shù)模式下工作的 PLL 的輸出雜散水平較高，影響時鐘抖動指標(biāo)。可以看到：小數(shù)模式下的輸出時鐘抖動明顯高于整數(shù)模式下的輸出時鐘抖動 。原因在于整數(shù)模式下，不使用 Σ?Δ 調(diào)制器，降低了引入的時鐘抖動。按照抖動的平方根值理論，可以看到 Σ?Δ 調(diào)制器的抖動貢獻約為 (123 2 -98 2 ) 0.5 =74 fs（2 500 MHz輸出頻率，單次，未考慮統(tǒng)計漲落）。此處同時給出 2 488,622,77.76 MHz的輸出時鐘抖動測量值，是為了與手冊給出的典型值進行對比。

采用直流電壓源供電，HMC1035工作在整數(shù)模式下，PD 工作頻率為 100，50，10，1 MHz，測量輸出時鐘抖動性能，結(jié)果如表 2所示，分析 PD工作頻率對輸出時鐘抖動的影響。

PD 有 2個輸入端，一端接參考輸入頻率 f xtal 的 R 分頻，一端接 VCO 工作頻率 f VCO 的 N 分頻。PD 穩(wěn)定工作在整數(shù)模式時，PD 無偏置，電流為 0，此時，只需要考慮 PD 工作頻率 f PD 對輸出時鐘抖動的貢獻，f PD 表示為

PD 將 f VCO 的 N 分頻的反饋頻率與輸入?yún)⒖碱l率的某一分頻形式進行鑒相，輸出一個電流，經(jīng)過積分和外部環(huán)路濾波，產(chǎn)生一個電壓，這個電壓驅(qū)動 VCO 提高或者降低頻率，使 PD 的輸出電流的等效電壓接近 0，達到平衡。提高 f PD ，可以降低輸出時鐘相位噪聲，相位噪聲是在 PD 的最高工作頻率上加20 logR，因此 R 越大，PD 工作頻率越低，相位噪聲越差，R 增大一倍，相位噪聲降低 3 dB，應(yīng)該使用可行的 PD 最高工作頻率，但實際往往需要均衡。文章表格描述的大部分 HMC1035的輸出時鐘抖動都是基于 50 MHz的 f PD ，該 f PD 為器件手冊推薦工作頻率；但是 f PD 為 100 MHz時，HMC1035的輸出時鐘抖動指標(biāo)更優(yōu)，只是鎖定時間增加，功耗增加。

HMC1035芯片在正常工作時，其功耗比較高，為保證 PLL的輸出性能，需要選擇好供電方式，并做好電源的去耦和 PCB 散熱等工作。在保證電源去耦的前提下，分析了直流電壓源（Agilent E3631A）供電和 DC/DC 開關(guān)電源（PTH08T240W）供電對 PLL 芯片輸出性能的影響，如表 3所示。另外給出了直流電壓源供電時 HMC1035的典型相位噪聲曲線（圖 3）。

可以看出，開關(guān)電源供電對整個系統(tǒng)的性能影響很大，不僅增加了 HMC1035的輸出時鐘抖動，而且增加了信號路徑上的所有時鐘抖動。開關(guān)電源供電對 HMC1035 的輸出時鐘抖動貢獻較大，預(yù)估約為 90 fs（2 500 MHz 輸出頻率，單次，未考慮統(tǒng)計漲落），其貢獻主要來源于開關(guān)頻率及其高次諧波的影響。采用外部直流電壓源供電后，HMC1035 的輸出頻譜上，在 300kHz 的開關(guān)頻率附近依然有毛刺，如圖 3 所示。這是因為 SPI 配置 HMC1035、HMC987 的工作狀態(tài)的芯片由開關(guān)電源供電，SPI配置線路上未做好隔離處理，電源噪聲通過 SPI 配置線路耦合到 HMC1035電路板上引起 。

受限于測量儀器的指標(biāo)限制，本次實驗給出的時鐘抖動的積分區(qū)間為[10 kHz,10 MHz]，器件手冊給出的時鐘抖動指標(biāo)的積分區(qū)間為[12 kHz,20 MHz]，根據(jù)測量得到的噪聲功率譜密度圖，可以從理論上推出積分區(qū)間[12 kHz,20 MHz]的時鐘抖動 。

可以看到，針對低頻輸入信號、對有效位要求不高等情況時，采樣時鐘抖動對 ADC 有效位的影響較小，甚至可以忽略，這時需要注意低噪聲的模擬信號調(diào)理電路設(shè)計和電源完整性設(shè)計等。針對高頻輸入信號、對有效位要求高等情況時，采樣時鐘抖動對 ADC 有效位的影響很大，需要精心設(shè)計采樣時鐘等以充分提高數(shù)據(jù)采集系統(tǒng)的模擬輸入帶寬和有效位。

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