常常聽說哪里哪里需要50歐姆，100歐姆的阻抗控制，有的同學很認真，拿來萬用表一陣量，感覺好像各種線纜測量值都不大達標，一通抱怨。也有不那么認真的同學，覺得阻抗匹配什么的就是那么回事兒，我的板子跑個七八百M不也杠杠得，沒出啥問題嗎。
嗯，沒出問題挺好的。我們今天還是聊一聊什么是阻抗，和阻抗如何匹配的問題。
我們知道最基本的元器件有三種：電阻，電感和電容。
我們最熟悉的是電阻，初中物理就開始講了。對純電阻來說，流過它的電流，隨著施加在它兩端的電壓大小而變化。I=U/R
對于電感來說，流經它的電流不能突變，它的電流會比電壓落后90°。為了表達這種相位上的超前或之后，它的阻抗引入了虛數。感抗XL = jωL，j表達了電流會落后電壓90°，角頻率ω= 2πf。感抗隨著頻率的升高而變大。
對于電容，電極板兩端的電壓不能突變，它的電流會比電壓超前90°。容抗XC = 1/jωC，它隨著頻率的升高而變小。
如果電路中有這三種元件，那么總的阻抗Z不是一個固定的值，而是和信號頻率有關系。如果感抗和容抗正好相等，整體上呈現純電阻。如果感抗大于容抗，整體上則呈現感性，反之呈現容性。
對于這三種元件，你會發現，學的越多，理解起來就越復雜。如果我們看一下一些大牛們推導公式的過程，不由會產生，吾生也有涯，而知也無涯的感慨。
根據我們要達到的不同目的，阻抗匹配也可以有不同的理解。比如說一個直流或低頻信號源，通過導線連至負載，如果我們的目的是讓負載得到最大功率，在這種情況下，導線的電阻可以忽略，可以推導出,當負載的電阻和信號源內阻相等時，負載得到最大功率。
隨著信號頻率的升高，信號源內阻和負載的感抗和容抗開始無法忽略，此時如果想要在負載得到最大功率，需要內阻和負載的電阻相等，電抗大小相等且方向相反。即共軛匹配。
以上都是信號源頻率比較低的情況，或者說信號波長遠大于導線的情況。當頻率繼續升高，波長小到跟導線長度達到一個數量級，甚至波長小于導線長度，此時傳輸導線的阻抗就不能被忽略了。當然在這么高的頻率，我們的目的一般不會是讓負載得到最大功率，而是把信號源的波形，完美地傳送到負載。高速數字電路設計中，我們通常說的是這種阻抗匹配，它的目的是防止信號反射，保持信號的完整性。
對于直流或低頻信號，我們可以認為導線是非常小的純電阻，所以導線上電壓，可以認為處處相等，電流也處處相等。
對于高頻信號，同樣的一段導線，不能再被看作純電阻，而是如上圖存在寄生電感，與地線存在寄生電容，跨導。在這種情況下，信號沿導線傳播時受到的阻力，和導線的長度就沒關系了，只跟單位長度導線的電阻，跨導，寄生電感電容，和信號頻率有關。頻率越高，感抗和容抗越起到主導作用，忽略掉R和G，導線的特征阻抗變為右邊的形式，它只跟導線的寄生電感和電容相關。
下面我們來看看在實際電路板中如何做阻抗控制。
先熟悉一個概念：介電常數，因為它會影響特征阻抗。
介電常數(Dielectric Constant)，這個數值可以表示一種材料貯存電荷能力的大小。
我們知道電容的大小，與電容兩個極板間填充的物質有關。通常拿真空作為一個基準，其它物質與它作比較得出一個相對數值。假設一個電容在真空中的大小是C0，把物質X填入電容的兩個極板之間后，電容變為Cx，那么這種物質的介電常數就是E=Cx/C0。
常見物質介電常數：
真空 1
空氣 1.000585
玻璃片 1.2 -- 2.2
乙醇 2.5
冰 3.2
石英 4.3
FR4 4 -- 4.7
水 81.5
Er越高,高頻信號越容易通過,即高頻的損耗越大。為減小高頻損耗，可以選用一些Er值低的PCB板，當然成本會高一些。
現在我們看一下實際例子，用工具軟件計算走線的阻抗值。阻抗計算比較常用的是Polar si9000，它是一款收費軟件。
好的阻抗控制，需要緊鄰布線層有一個完整的參考平面，可以是GND層，也可以是POWER層。當然也可以兩面都有參考面。下面是4種比較典型的布線方式：
Coated Microstrip 帶阻焊的微帶線
這是PCB的橫截面，上面是布線層，下面是參考面。我們看到計算阻抗需要填入一些參數：
Substrate 1 Height H1 導線到參考面的距離
Substrate 1 Dielectric Er1 基板介電常數
Lower Trace Width W1 走線下端寬度
Upper Trace Width W2 走線上端寬度
Trace Thickness T1 走線銅厚度
Coating Above Substrate C1 基板綠油厚度
Coating Above Trace C2 走線覆蓋綠油厚度
Coating Dielectric CEr 綠油介電常數
Impedance Z0 即計算出的阻抗
Edge-Coupled Coated Microstrip 帶阻焊的差分微帶線
多了兩條走線之間的距離S1，綠油C3。
Offset Stripline 帶狀線
Edge-Coupled Offset Stripline 差分帶狀線
高速數字電路中，保證阻抗的連續性很重要，因為在阻抗不連續的地方一定會發生信號反射。所以走線寬度一直要保持一致，盡量不要過孔。差分對線間距要保持不變，如果用過孔一定要成對出現，而且在參考平面也要打過孔。
一般來說，單端用50歐，差分用100歐。
1000M/100M以太網，HDMI，SATA 差分100歐姆。
對DDR3 存儲器來說，時鐘線和控制線(CE#, WE#, OE#, and WAIT#)是必須要做阻抗匹配的，地址線和數據線對阻抗匹配要求稍低一些。
USB3.0/2.0 差分90歐姆。
對于RF射頻天線上的模擬信號，需要做共軛匹配，常用阻抗是50歐姆。
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