【代理線】納芯微全新推出GaN相關產品NSD2621和NSG65N15K

在GaN應用中，為了減小開關損耗，其開關速度遠高于傳統(tǒng)的Si MOSFET, 橋臂中點的dv/dt達到了50V/ns甚至更高，這對驅動芯片SW引腳的共模瞬變抗擾度提出了極高的要求。同時，高速開關導致的di/dt與寄生電感會在SW引腳產生瞬態(tài)負壓尖峰，導致驅動芯片發(fā)生閂鎖甚至損壞。

NSD2621的上管驅動采用隔離技術進行設計，共模瞬變抗擾度高達150V/ns，并且可以耐受700V的負壓，有效提升了系統(tǒng)的可靠性。

與傳統(tǒng)的Si MOSFET器件不同，E-mode GaN器件的柵源電壓要求極為嚴格，一般耐壓最大值不超過7V。在開關電源中由于系統(tǒng)噪聲的影響，驅動芯片VDD或者BST引腳容易引入高頻干擾，會引起柵極驅動電壓的過沖，從而導致GaN開關管損壞。

NSD2621上下管的驅動輸出都集成了內部穩(wěn)壓器LDO，可以有效抑制VDD或BST引入的高頻干擾，避免損壞GaN開關管。此外NSD2621可以靈活地選擇6V/5.5V/5V不同驅動電壓版本，適用于各類品牌的GaN開關管器件。

GaN器件可以反向導通，其反向導通特性代替了普通MOSFET體二極管的續(xù)流作用，但在負載電流較大時其較高的反向導通壓降會造成較大損耗，降低了系統(tǒng)效率。為了減小GaN反向導通損耗，應設置盡可能小的死區(qū)時間。死區(qū)時間的設置除了與電源的拓撲結構、控制方式有關，還受到驅動芯片傳輸延時的限制。

傳統(tǒng)的高壓半橋驅動芯片的上管驅動需要采用電平移位設計，為減小功耗多采用脈沖鎖存式電平轉換器，造成傳輸延時較長，無法滿足GaN 應用的需求。NSD2621上管驅動采用納芯微擅長的隔離技術進行設計，傳輸延時典型值僅30ns，并且上下管驅動的傳輸延時匹配在10ns以內，能夠實現對GaN開關管設置幾十納秒以內的死區(qū)時間。同時，NSD2621內置20ns~100ns可調的硬件死區(qū)時間，可以有效避免發(fā)生橋臂直通的情況。

NSD2621內置死區(qū)時間測試波形

如上圖所示，CH1為上管驅動輸入 ，CH2為下管驅動輸入，CH3為上管驅動輸出，CH4為下管驅動輸出。一開始當上管和下管驅動輸入都為高電平時，為避免橋臂直通，上下管驅動輸出都為低電平；當下管驅動輸入變?yōu)榈碗娖剑涍^30ns的傳輸延時和內置20ns的死區(qū)時間后，上管驅動輸出變?yōu)楦唠娖健?/span>

NSG65N15K是9*9mm的QFN封裝，相比傳統(tǒng)分立方案的兩顆5*6mm DFN封裝的GaN開關管加上一顆4*4mm QFN封裝的高壓半橋驅動，加上外圍元件，總布板面積可以減小40%以上，從而有效提高電源的功率密度。同時，NSG65N15K的走線更方便PCB布局，有利于實現簡潔快速的方案設計。

如下圖所示，傳統(tǒng)的分立器件方案，會引入由于PCB走線造成的柵極環(huán)路電感Lg_pcb和由于GaN內部打線造成的共源極電感Lcs。

傳統(tǒng)分立方案引入寄生電感

其中，柵極環(huán)路電感Lg_pcb會在柵極電壓開通或關斷過程產生振鈴，如果振鈴超出GaN的柵源電壓范圍，容易造成柵極擊穿；并且在上管開通過程中，高dv/dt產生的米勒電流會在下管的Lg_pcb上產生正向壓降，有可能造成GaN的柵極電壓大于開啟電壓，從而誤導通。而共源極電感Lcs造成的影響，主要是會限制GaN電流的di/dt，增加額外的開關損耗；此外，在GaN開通過程電流增大，由于di/dt會在Lcs上產生正向壓降，降低了GaN的實際柵極電壓，增大了開通損耗。

NSG65N15K減小雜散電感的影響

如上圖所示，NSG65N15K通過將驅動器和GaN合封在一起，消除了共源極電感Lcs，并且將柵極回路電感Lg也降到最小，避免了雜散電感的影響，可以有效地提高系統(tǒng)效率與可靠性。