第69屆國際電子器件大會（IEDM 2023）于2023年12月9號至13號在美國舊金山召開。在本屆IEDM上，北京大學(xué)集成電路學(xué)院共有15篇高水平學(xué)術(shù)論文（第一作者單位14篇，共同第一作者單位1篇）入選，研究成果覆蓋了先進邏輯器件、新型存儲器件、感存算融合器件及功率器件等多個領(lǐng)域。按論文第一單位統(tǒng)計，北京大學(xué)和IMEC、三星并列本屆IEDM大會論文入選數(shù)量第一，同時也是錄用論文最多的高校。在黃如院士的帶領(lǐng)下，北京大學(xué)已連續(xù)三年成為IEDM錄用論文最多的高校，連續(xù)十七年在IEDM大會上發(fā)表論文。
下面讓我們一起探尋北京大學(xué)在IEDM的成功源泉！
學(xué)科建設(shè)源遠流長，芯火相傳
北京大學(xué)集成電路學(xué)科有著源遠流長的學(xué)術(shù)根基，可以追溯到上世紀50年代由黃昆先生領(lǐng)銜在北京大學(xué)創(chuàng)辦的“五校聯(lián)合半導(dǎo)體專門化”，是我國半導(dǎo)體科學(xué)技術(shù)研究和人才培養(yǎng)的發(fā)源地。1956年，周恩來總理主持制定了“十二年科學(xué)發(fā)展規(guī)劃”，發(fā)展半導(dǎo)體科學(xué)技術(shù)被列為當時國家新技術(shù)四大緊急措施之一。黃昆先生領(lǐng)銜在北京大學(xué)創(chuàng)辦的“五校聯(lián)合半導(dǎo)體專門化”，特別強調(diào)基礎(chǔ)專業(yè)知識學(xué)習(xí)和實踐訓(xùn)練，是我國半導(dǎo)體科學(xué)技術(shù)研究和人才培養(yǎng)的發(fā)源地。“五校聯(lián)合半導(dǎo)體專門化”第一屆學(xué)生于1958年畢業(yè)，恰逢世界第一顆集成電路誕生。
（前排左7為黃昆教授，右7為謝希德教授）
（前排右三為黃昆教授，右四為時任物理系系主任褚圣麟教授，左四為沈克琦教授，二排右2為王陽元院士，三排右5為葉良修教授）
（以上圖片來源，北京大學(xué)物理學(xué)院陳辰嘉教授：憶創(chuàng)辦中國第一個五校聯(lián)合半導(dǎo)體專業(yè)）
之后，在王陽元院士和黃如院士的帶領(lǐng)下，北京大學(xué)于1970年建立了半導(dǎo)體專業(yè)，1978年正式建立微電子專業(yè)，1985年成立了微電子學(xué)研究所，2002年設(shè)立了微納電子學(xué)系，2020年設(shè)立集成電路科學(xué)與工程一級學(xué)科，2021年成立了集成電路學(xué)院。目前，集成電路學(xué)院已建有國家集成電路產(chǎn)教融合創(chuàng)新平臺、微納電子器件與集成技術(shù)全國重點實驗室、微米納米加工技術(shù)全國重點實驗室、微電子器件與電路教育部重點實驗室、集成電路高精尖創(chuàng)新中心、集成電路科學(xué)與未來技術(shù)北京實驗室等多個國家、省部級創(chuàng)新研究平臺，以及“后摩爾時代微納電子學(xué)科創(chuàng)新引智基地”等國際合作平臺，擁有國際一流水平的微納加工與集成、器件/芯片/微系統(tǒng)設(shè)計與測試的前沿研究環(huán)境。
北京大學(xué)集成電路學(xué)院秉承“得人才者得天下，集人心者集大成”的理念，把為國育才、為國創(chuàng)新的使命與擔(dān)當扛在肩上，致力于集成微納電子、集成電路設(shè)計、設(shè)計自動化與計算系統(tǒng)、集成微納系統(tǒng)、集成電路先進制造技術(shù)等五個方向的教學(xué)科研工作，進一步深化與集成電路產(chǎn)業(yè)多環(huán)節(jié)龍頭企業(yè)的合作，建設(shè)具有北大特色的“集成電路科學(xué)與工程”一級學(xué)科，打造國際一流的集成電路人才培養(yǎng)和科技創(chuàng)新高地。
創(chuàng)新培養(yǎng)模式，筑實人才搖籃
進入新世紀，北京大學(xué)集成電路學(xué)科堅持“產(chǎn)教融合、層次互補、創(chuàng)新拔尖、實踐育人”的指導(dǎo)方針，致力于培養(yǎng)堪當民族復(fù)興大任的集成電路領(lǐng)軍人才。
2003年，北京大學(xué)在全國率先開展了集成電路專業(yè)碩士的校企聯(lián)合培養(yǎng)，與國內(nèi)龍頭制造企業(yè)試點校企共建課程、雙導(dǎo)師制、企業(yè)實踐等人才培養(yǎng)新模式，為相關(guān)企業(yè)累計培養(yǎng)碩士畢業(yè)生超300人。2019年，與國內(nèi)集成電路產(chǎn)業(yè)鏈（制造、設(shè)計、EDA、裝備）的頭部企業(yè)合作，共同建設(shè)北京大學(xué)國家集成電路產(chǎn)教融合創(chuàng)新平臺，打造“CMOS制造全流程+集成電路設(shè)計”雙實踐課、企業(yè)課等產(chǎn)教融合平臺課程體系。積極探索集成電路人才“新工科”的培養(yǎng)模式，培養(yǎng)交叉復(fù)合型人才，強化學(xué)生綜合能力和國際化視野。在“集成電路器件”、“數(shù)字集成電路系統(tǒng)設(shè)計”、“模擬集成電路設(shè)計”等本科生必修課中增加實訓(xùn)環(huán)節(jié)，培養(yǎng)學(xué)生動手實驗?zāi)芰Γ_設(shè)“實踐課-暑期課-大師課-企業(yè)課”等不同層次產(chǎn)教融合系列課程，實現(xiàn)全方位產(chǎn)教融合，形成實踐實訓(xùn)體系，培養(yǎng)學(xué)生的對于集成電路產(chǎn)業(yè)和前沿工業(yè)發(fā)展的系統(tǒng)認知。
依托培養(yǎng)模式的創(chuàng)新，一大批優(yōu)秀人才茁壯成長。北京大學(xué)集成電路學(xué)科自1980年招收本科生以來，已累計培養(yǎng)學(xué)生4000多名，許多畢業(yè)生已經(jīng)成為集成電路領(lǐng)域的佼佼者，多人成為國內(nèi)外一流高校和頭部企業(yè)中的中堅力量，為科研創(chuàng)新和產(chǎn)業(yè)發(fā)展做出了重要貢獻，其中2人獲IEEE EDS青年成就獎，也是迄今中國內(nèi)地僅有的獲獎?wù)摺?/span>
堅持原始創(chuàng)新，原創(chuàng)性成果涌現(xiàn)
北京大學(xué)集成電路學(xué)院面向?qū)W科前沿、面向國家重大需求、服務(wù)國家重大戰(zhàn)略，在集成微納電子器件領(lǐng)域，不斷探索先進集成電路制造技術(shù)，發(fā)展新原理、新材料與新范式的信息器件，著力于解決集成電路產(chǎn)業(yè)“卡脖子”問題。研究內(nèi)容涉及基礎(chǔ)材料、器件理論、制造工藝和系統(tǒng)集成，重點研究原子尺度先進制造工藝、新原理邏輯與存儲器件、低維半導(dǎo)體、寬禁帶半導(dǎo)體、柔性半導(dǎo)體等新器件及三維集成技術(shù)等，取得了一系列具有國際影響力的系統(tǒng)性重大創(chuàng)新成果和技術(shù)突破。
在集成電路學(xué)科，最受關(guān)注的是幾大代表性國際學(xué)術(shù)會議，如集成電路器件領(lǐng)域的IEDM、集成電路設(shè)計領(lǐng)域的ISSCC等。IEDM（國際電子器件大會）是集成電路器件領(lǐng)域的頂級會議，在國際半導(dǎo)體技術(shù)界享有很高的學(xué)術(shù)地位和廣泛的影響力，被譽為“器件的奧林匹克盛會”。該會議主要報道國際半導(dǎo)體技術(shù)方面的最新研究進展，是著名高校、研發(fā)機構(gòu)和產(chǎn)業(yè)界領(lǐng)先企業(yè)如英特爾、IBM、TSMC等報告其最新研究成果和技術(shù)突破的主要平臺之一，集成電路領(lǐng)域的許多重大技術(shù)突破都是通過該會議正式發(fā)布的。
然而，中國大陸二十年前在IEDM鮮有成果報道。在黃如院士的帶領(lǐng)下，北京大學(xué)從2007年開始突破，至今已連續(xù)17年在IEDM上發(fā)表了85篇大會論文和6篇特邀論文，其中包括國內(nèi)首篇CMOS主流器件論文，2010年會議唯一錄用的中國大陸論文，在先進邏輯、先進存儲、可靠性等方向的國內(nèi)首篇邀請報告等等，在國際上形成了重大影響力。研究工作引起了包括英特爾、臺積電在內(nèi)的工業(yè)界的廣泛關(guān)注與多次引用，多項成果被連續(xù)寫入6版國際半導(dǎo)體技術(shù)發(fā)展路線圖。近三年發(fā)表在IEDM會議的文章總數(shù)（第一作者單位）連續(xù)位列全球高校第一，其中2023年入選文章總數(shù)并列全球第一，表明北京大學(xué)在集成電路器件領(lǐng)域的研究水平持續(xù)保持在國際前沿之列。
IEDM 2023會議上，北京大學(xué)集成電路學(xué)院在先進邏輯器件、新型存儲器件、感存算融合器件及功率器件等多個領(lǐng)域發(fā)表15篇論文，其中以獨立第一作者單位發(fā)表14篇，以共同第一作者單位發(fā)表1篇。芯思想將為你獨家呈現(xiàn)15篇論文的閃光點。
一、先進邏輯器件及可靠性研究
1、首個基于新型隧穿晶體管的極低功耗微控制器芯片
集成電路已進入后摩爾時代，晶體管和電路芯片的功耗問題是制約其未來發(fā)展的一大瓶頸，降低功耗、提升性能功耗比正成為國際上后摩爾時代集成電路技術(shù)發(fā)展的新驅(qū)動力。黃芊芊研究員-黃如院士團隊致力于從芯片最核心的器件層面解決芯片功耗的瓶頸問題，與東南大學(xué)、安徽大學(xué)、北方集成電路技術(shù)創(chuàng)新中心（北京）有限公司等深度合作，在55nm節(jié)點商用邏輯工藝平臺上研發(fā)了新型超低功耗隧穿場效應(yīng)晶體管（TFET）與標準CMOS的單片混合集成平臺，并基于此平臺研制了世界上首個基于隧穿晶體管的極低功耗MCU微控制器芯片。實驗制備的新型硅基TFET器件，可以在不影響CMOS器件性能、沒有新增新材料的前提下，將傳統(tǒng)TFET器件的開態(tài)電流提升3個數(shù)量級，關(guān)態(tài)電流比同節(jié)點的CMOS器件降低了近2個數(shù)量級，實現(xiàn)了業(yè)界報道的同類器件最高電流開關(guān)比，并可以支持TFET與標準CMOS的混合電路設(shè)計。基于該平臺研制的TFET-MCU芯片靜態(tài)電流最小值僅75nA，與相同工藝下的CMOS-MCU芯片相比降低了87.7%，體現(xiàn)了其應(yīng)用于極低功耗物聯(lián)網(wǎng)節(jié)點的極大潛力。該工作以“A Sub-100nA Ultra-low Leakage MCU Embedding Always-on Domain Hybrid Tunnel FET-CMOS on 300mm Foundry Platform”為題發(fā)表。
2、高性能硅基后道兼容單原子層WSe2 p型晶體管器件
二維過渡金屬硫族化物（TMDC）半導(dǎo)體材料在原子層薄的體厚度時具有良好的傳輸特性。化學(xué)氣相沉積（CVD）廣泛應(yīng)用于大部分TMDC材料的生長，但是高質(zhì)量的單晶生長一般需要較高的生長溫度，無法與硅基后道工藝兼容。針對上述問題，吳燕慶研究員、黃如院士團隊采用非原位加熱的化學(xué)氣相沉積法在硅基兼容的超薄SiO2基底上直接生長p型WSe2，成功在低至450 ℃的低溫下制備了高質(zhì)量的單原子層WSe2單晶。采用后退火工藝的方法優(yōu)化了源漏接觸，室溫下空穴遷移率為45 cm2/V·s，為同類器件最高水平。基于5 nm SiO2上直接生長的WSe2制備了p型晶體管器件，其開態(tài)電流、跨導(dǎo)均為同類器件中最高水平。該工作以“BEOL Compatible High-Performance Monolayer WSe2 pFETs with Record Gm=190 μS/μm and Ion=350 μA/μm by Direct-Growth on SiO2 Substrate at Reduced Temperatures”為題目發(fā)表。
3、首次實現(xiàn)堆疊圍柵納米片氧化物半導(dǎo)體器件
以IGZO（銦鎵鋅氧化物）代表的寬禁帶氧化物半導(dǎo)體在三維堆疊存儲器與后道兼容邏輯器件中具有重要的應(yīng)用潛力。吳燕慶研究員、黃如院士團隊在國際上首次通過三維堆疊的圍柵納米片結(jié)構(gòu)大幅提高了IGZO晶體管的電學(xué)性能，對比傳統(tǒng)平面單層溝道晶體管性能提升一倍。整個工藝的熱預(yù)算不高于300℃，有良好的后道工藝兼容性。在三維堆疊的基礎(chǔ)上，通過優(yōu)化柵介質(zhì)的厚度使IGZO晶體管的電學(xué)性能進一步提升。溝長為50 nm的IGZO NSFET實現(xiàn)了最高1.13 mS/μm的跨導(dǎo)、2.05 mA/μm的開態(tài)電流，與低至66 mV/dec的亞閾斜率，綜合性能達同類器件最高水平。在實現(xiàn)優(yōu)異開態(tài)性能的同時，IGZO NSFET同時實現(xiàn)了小于10-8 μA/μm（測試精度限制）的極小關(guān)態(tài)漏電流和大于1011的開關(guān)比。該工作以“First Demonstration of Sequential Integration for Stacked Gate-All-Around a-IGZO Nanosheet Transistors with Record Id = 2.05 mA/μm, gm = 1.13 mS/μm and Ultralow SS = 66 mV/dec”為題發(fā)表。
4、首次實現(xiàn)高可靠性非晶氧化物半導(dǎo)體頂柵器件
非晶氧化物半導(dǎo)體因其高遷移、低關(guān)態(tài)漏電和低熱預(yù)算等特點，近年來在高性能邏輯器件、動態(tài)存儲器和射頻器件等領(lǐng)域受到了廣泛的研究。然而受自熱效應(yīng)等器件可靠性的制約，當前的氧化物半導(dǎo)體器件絕大多數(shù)為背柵結(jié)構(gòu)，而更利于尺寸縮減和工藝集成的頂柵器件實現(xiàn)難度極大。針對上述問題，吳燕慶研究員、黃如院士團隊對基于氧化物半導(dǎo)體ITO的晶體管進行頂柵工藝和襯底散熱優(yōu)化，系統(tǒng)研究了器件的偏壓溫度不穩(wěn)定和熱載流子退化測試。通過采用高熱導(dǎo)率的SiC襯底，大幅提升了器件的穩(wěn)定性，60 nm溝長ITO頂柵頂柵晶體管在85 oC時跨導(dǎo)為900 mS/mm，開態(tài)電流為2.32 mA/mm，分別相對此前同類工作最優(yōu)值提升了2.5倍和2倍。此外，首次制備了頂柵ITO射頻晶體管，500 nm和100 nm溝長器件截止頻率（fT）分別為10.2 GHz和48 GHz，實現(xiàn)了基于非晶氧化物半導(dǎo)體的最高射頻性能。該工作展示了非晶氧化物半導(dǎo)體在面向三維集成的高速器件和電路領(lǐng)域的應(yīng)用潛力。該工作以“First demonstration of top-gate indium-tin-oxide RF transistors with record high cut-off frequency of 48 GHz, Id of 2.32 mA/mm and gm of 900 mS/mm on SiC substrate with superior reliability at 85 oC”為題發(fā)表。
5、熱載流子可靠性的微觀機理與TCAD仿真方法
進入FinFET時代以來，新結(jié)構(gòu)和新材料的引入使得CMOS器件即便工作在較低的VDD時，仍然面臨嚴重的熱載流子退化（HCD），這是制約先進工藝節(jié)點可靠性的關(guān)鍵瓶頸之一。然而，HCD的微觀機理研究一直是個謎團。例如，歷史上隨著工藝節(jié)點的微縮，HCD卻表現(xiàn)出“起起落落”的現(xiàn)象，機理不清，嚴重影響PDK建模和TCAD仿真的準確性或適用性以及可預(yù)測性。王潤聲教授-黃如院士團隊與中科院半導(dǎo)體所劉岳陽研究員以及上海交通大學(xué)等多個單位合作，在HCD的界面缺陷產(chǎn)生機制的研究有了新的突破。首次通過實時的含時密度泛函理論（rt-TDDFT）驗證了Si-SiO2界面缺陷生成過程中載流子與Si-H鍵作用的共振散射機制，發(fā)現(xiàn)了真實界面的氫原子共振態(tài)能量呈現(xiàn)多個峰的分布特性，導(dǎo)致Si-H鍵斷裂的強度與載流子能量不呈現(xiàn)簡單的單調(diào)關(guān)系。基于上述科學(xué)發(fā)現(xiàn)，建立了基于共振態(tài)全能譜分布的HCD界面缺陷產(chǎn)生模型，以及兼顧效率與準確性的TCAD仿真框架，不僅可以精準實現(xiàn)對HCD退化特性的普適性預(yù)測，揭示了隨工藝節(jié)點“起起落落”的根源，還可以涵蓋不同晶面和不同載流子類型的結(jié)果，為厘清HCD的微觀機理、建立先進節(jié)點HCD預(yù)測模型提供了重要依據(jù)。該工作以“New Insights into the Interface Trap Generation during Hot Carrier Degradation: Impacts of Full-band Electronic Resonance, (100) vs (110), and nMOS vs pMOS”為題發(fā)表。
二、新型存儲器及可靠性研究
1、面向先進邏輯工藝節(jié)點的高密度高可靠阻變存儲器
嵌入式非易失性存儲器是可移動電子設(shè)備等SoC芯片中不可或缺的部分，而28納米以下工藝節(jié)點尚無成熟的嵌入式非易失性存儲器解決方案。新型阻變存儲器（RRAM）是當前最具潛力的下一代嵌入式非易失性存儲器和存算一體芯片技術(shù)的候選技術(shù)之一。北京大學(xué)集成電路學(xué)院蔡一茂教授-黃如院士團隊首次提出基于無淺溝槽隔離的動態(tài)晶體管調(diào)控技術(shù)與室溫自鈍化側(cè)壁存儲單元的高密度、高可靠RRAM技術(shù)，基于上海華力集成電路制造有限公司標準商用40nm CMOS量產(chǎn)平臺研制了面向40nm、28nm及以下先進工藝節(jié)點邏輯工藝兼容的高密度、高可靠RRAM成套工藝，該技術(shù)打破了同節(jié)點RRAM存儲密度記錄，單位密度超過15.43 Mb/mm2，擁有150°C下10年的高溫數(shù)據(jù)保持特性，且具有超過4bit的多值存儲特性。研制的RRAM技術(shù)在12英寸晶圓和多款不同容量的芯片完成了可靠性測試，展現(xiàn)了該技術(shù)在工業(yè)級存儲應(yīng)用領(lǐng)域和AI存算一體芯片領(lǐng)域應(yīng)用的巨大潛力。該工作以“A Logic-Process Compatible RRAM with 15.43 Mb/mm2 Density and 10 years @150°C retention using STI-less Dynamic-Gate and Self-Passivation Sidewall”為題發(fā)表。
2、首次實現(xiàn)具有高抗擾動性的無選擇管鉿基鐵電隨機存儲器
氧化鉿基鐵電材料具有微縮性好、CMOS工藝兼容等優(yōu)勢，基于鉿基鐵電材料的鐵電存儲器因其具備高速、超低功耗、非易失和高密度潛力近年來引起了學(xué)術(shù)界和業(yè)界的廣泛關(guān)注。然而，氧化鉿基鐵電材料通常具有多晶多疇的特性，在無選擇管的交叉點陣存儲器中極易受訪問串擾以及多次訪問擾動的影響，嚴重影響存儲器正常工作，阻礙了其面向高密度的三維交叉點陣結(jié)構(gòu)的發(fā)展。針對上述問題，面向高密度鐵電存儲應(yīng)用，北京大學(xué)黃芊芊研究員-黃如院士團隊提出了超低擾動的氧化鉿基3D交叉點陣鐵電存儲器方案，實現(xiàn)了國際首個無選擇管鉿基鐵電隨機存儲器，極大降低存儲器的誤碼率的同時，可以將存儲密度拓展到4F2/N。通過對氧化鉿基鐵電存儲器擾動問題進行系統(tǒng)性研究與優(yōu)化，采用界面與應(yīng)力優(yōu)化等手段實現(xiàn)了鉿基鐵電材料的抗擾動性與自發(fā)極化強度等國際領(lǐng)先的綜合性能，并進一步基于提出的“擾動-恢復(fù)”陣列操作脈沖模式解決了多次訪問擾動問題，極大提升了無選擇管鐵電隨機存儲器操作可靠性。基于上述技術(shù)，實驗制備的1kbit鉿基鐵電存儲陣列成功實現(xiàn)了陣列級低擾動訪問，為實現(xiàn)高密度、高可靠的超低功耗新型非易失存儲器奠定了基礎(chǔ)。該工作以“First Demonstration of Hafnia-based Selector-Free FeRAM with High Disturb Immunity through Design Technology Co-Optimization”為題發(fā)表，并獲得2023 IEDM Best Student Paper Award提名。
3、首次實現(xiàn)高耐久性無退火鉿基鐵電頂柵晶體管
氧化鉿基鐵電存儲器兼具工藝兼容性、可三維集成、高容量、低功耗等優(yōu)勢，有望成為下一代高速存儲設(shè)備的基本單元。一般而言，獲得鐵電正交相（o相）需要高溫退火，如何在后道兼容的工藝溫度下（< 400℃）制備兼具優(yōu)異鐵電性與可靠性的材料是科研界和產(chǎn)業(yè)界的共同難題。該問題在制備鐵電頂柵晶體管上尤為嚴峻，因為原子層沉積的高溫過程和化學(xué)氛圍會導(dǎo)致器件的閾值電壓、開關(guān)態(tài)特性發(fā)生嚴重的性能退化。針對上述問題，吳燕慶研究員、黃如院士團隊通過將鑭元素引入鉿鋯氧（HZO）體系中（La:HZO），有效降低了鐵電o相的形成能，在300 ℃的沉積溫度下，沒有經(jīng)過任何退火處理的La:HZO鐵電薄膜呈現(xiàn)了更多的鐵電o相和更少的m相，相應(yīng)的金屬-鐵電介質(zhì)-金屬電容（MFM）表現(xiàn)出30 μC/cm2的兩倍剩余極化強度（2Pr）。此外，將La:HZO應(yīng)用到氧化物半導(dǎo)體氧化銦鎵鋅（IGZO）頂柵鐵電晶體管上，首次實現(xiàn)了無需任何退火工藝的頂柵鐵電晶體管。得益于優(yōu)異的鐵電性能和更少的非鐵電相，40 nm溝長的頂柵晶體管表現(xiàn)出了在存儲窗口（MW）達到3.1V下108的耐久性以及存儲窗口為1.9 V下1010的耐久性。該工作以“First Demonstration of Annealing-Free Top Gate La:HZO-IGZO FeFET with Record Memory Window and Endurance”為題發(fā)表。
4、先進動態(tài)隨機存儲器的可靠性研究
隨著動態(tài)隨機存儲器(DRAM)微縮至20納米以下技術(shù)節(jié)點，基于gate-first工藝的高k/金屬柵器件已經(jīng)被應(yīng)用于DRAM外圍電路中，因而可靠性（特別是SWD電路中的厚柵氧器件）成為了新的挑戰(zhàn)。王潤聲教授-黃如院士團隊與上海交通大學(xué)紀志罡教授團隊、中科院半導(dǎo)體所鄧惠雄研究員以及北京超弦存儲器研究院等單位合作，系統(tǒng)地研究了DRAM外圍電路器件的負偏壓溫度不穩(wěn)定性(NBTI)和關(guān)態(tài)應(yīng)力退化(OSD)兩大關(guān)鍵可靠性問題，首次基于先進的表征分析技術(shù)揭示了引起NBTI和OSD退化的陷阱類型，發(fā)現(xiàn)SiON層NBTI缺陷的是氫橋和羥基構(gòu)型，高k層NTBI缺陷的是氮間隙構(gòu)型，該結(jié)論有助于進一步有針對性地優(yōu)化工藝。同時，基于不同陷阱類型建立了準確的老化預(yù)測集約模型，可以預(yù)測不同偏壓域的NBTI和OSD的長期壽命。此外，還探究了上述可靠性機制引起SWD電路老化對DRAM保持時間的影響，為高性能和高可靠DRAM設(shè)計提供了指導(dǎo)。該工作以“Comprehensive Study of NBTI and Off-State Reliability in Sub-20 nm DRAM Technology: Trap Identification, Compact Aging Model, and Impact on Retention Degradation”為題發(fā)表。
5、基于鐵電晶體管陣列的強穩(wěn)健性物理不可克隆函數(shù)
物理不可克隆函數(shù)（PUF）作為硬件安全原語，利用器件制備的工藝漲落或工作過程中的物理隨機機制作為不可預(yù)測的硬件指紋，被廣泛應(yīng)用于設(shè)備的身份驗證和各類通訊安全協(xié)議中。相較于傳統(tǒng)CMOS PUF，基于新型非易失存儲器的PUF兼?zhèn)涞陀布⒐拇鷥r和可重構(gòu)能力，但也面臨可靠性較差、安全性較低的問題，影響其實際應(yīng)用。針對此方面的挑戰(zhàn)，唐克超研究員、黃如院士課題組首次提出了基于1T鐵電晶體管（FeFET）陣列的可重構(gòu)強穩(wěn)健性PUF。該FeFET PUF利用鐵電子回滯（minor loop）中間極化狀態(tài)的高隨機性作為熵源，結(jié)合漢明距離比較和窗口比較器的CRP生成方案，為PUF引入了非線性的異或操作以增強其抗機器學(xué)習(xí)的安全性，同時保持了低誤碼率（BER）。通過對所述的協(xié)同優(yōu)化方案進行陣列級實驗驗證和測試，本工作的FeFET PUF在100°C下的誤碼率僅有1.7%，且在機器學(xué)習(xí)攻擊下的猜測準確率相較于其它NVM PUF降低了20%，同時展現(xiàn)出了較高的可靠性和安全性優(yōu)勢。本工作對強穩(wěn)健性、可重構(gòu)性和低面積、功耗開銷的PUF設(shè)計和邊緣端設(shè)備安全的硬件實現(xiàn)有重要意義。該工作以“A Novel FeFET Array-Based PUF: Co-optimization of Entropy Source and CRP Generation for Enhanced Robustness in IoT Security”為題發(fā)表。
三、感存算融合器件研究
1、超高靈敏感內(nèi)卷積視覺傳感器件
視網(wǎng)膜仿生傳感器件以并行方式采集和處理視覺信息，減少冗余數(shù)據(jù)傳輸和功耗，近年來受到極大關(guān)注。具有高靈敏光電響應(yīng)的視網(wǎng)膜仿生傳感器件，能夠高精度采集復(fù)雜場景，尤其是暗光環(huán)境的信息，進而有效提取其高分辨率時空特征，通過感內(nèi)卷積運算，完成邊緣端智能檢測識別任務(wù)。目前，視網(wǎng)膜仿生傳感器件主要通過光/電場調(diào)控的正負性雙極光電響應(yīng)執(zhí)行感內(nèi)卷積運算。有效的光/電場調(diào)控需要較薄的光電傳感層，然而，較薄的光電傳感層受限于低吸光系數(shù)，導(dǎo)致現(xiàn)有雙極光電傳感器件的光電轉(zhuǎn)換效率較低，限制其在弱光環(huán)境的應(yīng)用。因此，需要探索新型光電傳感材料和器件結(jié)構(gòu)，以期實現(xiàn)高靈敏、可調(diào)節(jié)、正負雙極光響應(yīng)視覺傳感器件。北京大學(xué)賀明研究員-黃如院士團隊設(shè)計構(gòu)建可重構(gòu)鈣鈦礦/鉍氧硒有機-無機異質(zhì)結(jié)光電晶體管器件，調(diào)控異質(zhì)結(jié)界面載流子輸運，實現(xiàn)超高靈敏的正負雙極光響應(yīng)，雙極光響應(yīng)度達到107 A/W，能夠有效執(zhí)行弱光環(huán)境下感內(nèi)卷積運算，可工作弱光強度低至0.1 ??W/cm2，對于提高傳感器內(nèi)邊緣檢測識別任務(wù)效率，完成復(fù)雜場景預(yù)處理功能具有重要意義。該工作以“Ultrasensitive Retinomorphic Dim-Light Vision with In-Sensor Convolutional Processing Based on Reconfigurable Perovskite-Bi2O2Se Heterotransistors”為題發(fā)表。
2、面向機器視覺校正的RRAM多核混合域多項式加速存內(nèi)計算芯片
隨著自動駕駛、無人機測繪等計算機視覺應(yīng)用中圖像像素的不斷提高，端側(cè)機器視覺應(yīng)用中光學(xué)畸變校正對芯片算力和能效提出了更高的要求。采用霍納（Horner）法則（即秦九韶算法）可以有效提升Brown-Conrady模型等多項式畸變矯正算法的計算效率，但基于傳統(tǒng)CMOS一階運算單元實現(xiàn)該法則中的高階運算面臨算力和硬件開銷挑戰(zhàn)。蔡一茂教授、黃如院士團隊首次提出基于阻變存儲器的混合域三元乘法加速計算策略，高效匹配了霍納多項式加速算法。通過充分利用1T1R阻變存儲器陣列中的信號多輸入端口，結(jié)合時域數(shù)據(jù)流設(shè)計和差分權(quán)重映射方案，實現(xiàn)了高精度模擬域三元乘法操作運算。團隊與上海集成電路研發(fā)中心合作首次基于商用標準40nm CMOS平臺研制了基于阻變存儲器的多核高階矩陣-向量計算芯片系統(tǒng)，基于該多項式加速原型芯片實現(xiàn)了鏡頭畸變校準，校準算力達到158M pixels/s，能效達到3.81G pixels/W，校準效果達到專業(yè)軟件相同校準水平，展現(xiàn)出基于阻變存儲器的存內(nèi)計算在光學(xué)畸變矯正系統(tǒng)的應(yīng)用潛力。該工作以“Hybrid-Domain In-Memory Polynomial Acceleration based on 40nm RRAM Multi-Core Chip for Machine Vision Calibration”為題發(fā)表。
四、GaN功率器件研究
隨著電動汽車、清潔能源、數(shù)據(jù)中心等新型電子電氣設(shè)備的涌現(xiàn)，現(xiàn)代社會對于高效率、小型化的電源管理系統(tǒng)的需要愈發(fā)迫切。傳統(tǒng)的Si功率半導(dǎo)體器件的性能已經(jīng)趨近其自身理論極限，寬禁帶半導(dǎo)體GaN功率器件理論上可以實現(xiàn)Si功率器件千分之一的導(dǎo)通損耗，實現(xiàn)電源系統(tǒng)體積縮小10倍以上，因此成為近年來全球半導(dǎo)體領(lǐng)域的研究熱點。目前，GaN功率器件還面臨一些關(guān)鍵的技術(shù)挑戰(zhàn)：1）GaN功率器件的柵極驅(qū)動方式與傳統(tǒng)Si功率器件有巨大差異且呈現(xiàn)出閾值電壓不穩(wěn)定性；2）GaN功率半導(dǎo)體的高頻優(yōu)勢難以發(fā)揮，GaN功率集成電路受限于高壓串擾效應(yīng)遲遲難以實現(xiàn)；3）千伏級超高壓GaN功率電子器件，受限于深能級陷阱導(dǎo)致的動態(tài)電阻退化，長期未能實現(xiàn)突破。北京大學(xué)集成電路學(xué)院魏進課題組聯(lián)合物理學(xué)院沈波課題組針對上述重大技術(shù)挑戰(zhàn)開展了研究工作。
第一項工作展示了一種Si-like增強型GaN功率器件，同時實現(xiàn)了>15V的柵極驅(qū)動范圍與穩(wěn)定的閾值電壓。如何實現(xiàn)Si-like的GaN功率晶體管就一直是該領(lǐng)域的核心難題。目前主流的p型柵GaN晶體管雖具有較穩(wěn)定的閾值電壓，然而其柵極驅(qū)動范圍較小；而MIS柵GaN晶體管，雖具有較大的柵極驅(qū)動范圍，但其閾值電壓穩(wěn)定性較差。北京大學(xué)團隊提出一種metal/insulator/p-GaN柵GaN晶體管結(jié)構(gòu)，結(jié)合了MIS柵與p型柵的優(yōu)點，并額外引入一個p-GaN電勢穩(wěn)定器用以控制器件開關(guān)過程的動態(tài)特性。該工作使得電路設(shè)計人員可以像使用Si功率器件一樣使用GaN功率器件，極大的降低了基于GaN功率器件的電路設(shè)計復(fù)雜性，有望大幅度拓展GaN功率器件的應(yīng)用場景。該工作以“Simultaneously Achieving Large Gate Swing and Enhanced Threshold Voltage Stability in Metal/Insulator/p-GaN Gate HEMT” 為題發(fā)表。
第二項工作展示了世界上首款體硅襯底650V GaN橋式集成電路芯片。目前，650V體硅襯底GaN分立器件已實現(xiàn)商用化，然而難以實現(xiàn)高頻工作。GaN橋式集成電路芯片是推動實現(xiàn)高頻開關(guān)電源系統(tǒng)的關(guān)鍵技術(shù)。然而，基于傳統(tǒng)體硅襯底GaN寄生制備的橋式集成電路中，襯底引起的高壓串擾效應(yīng)造成GaN功率器件性能的嚴重退化。因此，團隊提出并制備了一種具有”virtual body”的增強型p型柵GaN晶體管，通過”virtual body”對襯底高壓串擾信號進行屏蔽，從而展示了無串擾效應(yīng)的650V GaN橋式集成電路芯片。該集成平臺與目前商業(yè)化的p型柵GaN晶體管制備工藝兼容，將推動GaN功率半導(dǎo)體技術(shù)從分立器件拓展為集成電路領(lǐng)域。該工作以“650-V GaN-on-Si Power Integration Platform Using Virtual-Body p-GaN Gate HEMT to Screen Substrate-Inudced Crosstalk”為題發(fā)表。
第三項工作展示了世界上首款6500V增強型p型柵GaN晶體管，該器件具有極低的動態(tài)導(dǎo)通電阻。在此之前，增強型p型柵GaN晶體管已經(jīng)在650V電壓等級的消費類電子領(lǐng)域?qū)崿F(xiàn)了商業(yè)化應(yīng)用，但在千伏級的工業(yè)類電子領(lǐng)域應(yīng)用卻仍然受限，主要是由其高動態(tài)導(dǎo)通電阻導(dǎo)致的。為解決該問題，北京大學(xué)團隊提出并成功制備了一種新型的有源鈍化結(jié)構(gòu)器件。所制備器件擊穿電壓得到大幅度提升，實現(xiàn)了大于6500V的耐壓能力。傳統(tǒng)GaN高壓器件在1200V以上的電壓應(yīng)力下，動態(tài)導(dǎo)通電阻與靜態(tài)導(dǎo)通電阻的比值往往大于2；而團隊制備的新型器件在4500V電壓應(yīng)力下，該比值僅為1.02。該工作攻克了制約GaN功率器件近30年的動態(tài)電阻難題，打破了GaN功率器件不適用與千伏級工業(yè)電子應(yīng)用的固有觀念。該技術(shù)將為新能源汽車、軌道交通、電力傳輸、分布式儲能等應(yīng)用設(shè)備提供高效率、輕量化、小型化的能源管理系統(tǒng)。該工作以“6500-V E-mode Active-Passivation p-GaN Gate HEMT with Ultralow Dynamic RON” 為題發(fā)表。
結(jié)語
北京大學(xué)一直是我國集成電路學(xué)科建設(shè)和科技創(chuàng)新改革的排頭兵。從黃昆先生，到王陽元院士，到黃如院士，再到而今的一批青年骨干教師與學(xué)生，芯火相傳。一代又一代北大集成電路人，不忘初心、披荊斬棘、砥礪前行，在微觀納米尺度上巧奪天工、不懈求索，為我國關(guān)鍵核心技術(shù)攻關(guān)及高水平科技自立自強持續(xù)貢獻力量。
