在后摩爾時代，傳統依靠縮小晶體管和互連尺寸提升芯片性能的路徑，已經逼近物理極限，產業亟需全新的迭代方向。通過架構革新、三維堆疊壓縮信號傳輸時延、降低功耗，已成為半導體產業公認的核心追逐目標。華為在ISCAS 2026會議keynote報道的“韜（τ）定律”（正式論文已于近期被《中國科學：信息科學》接收上線，參考：https://www.sciengine.com/SCIS/doi/10.1007/s11432-026-5028-5）[1-2]，再次強調壓縮信號傳輸時延這一全行業追求的核心，核心在于通過系統、芯片、電路、器件多層級的協同優化，特別是應用“邏輯折疊”技術（Logic Folding），實現更低時延、更低能耗、更高性能的持續迭代的發展路徑。“韜定律”構建了一套從系統、芯片、電路到器件的完整三維堆疊演進體系，目前系統、芯片、電路層級的折疊技術均已實現產品落地，然而唯獨留存了器件級（即“晶體管堆疊”）這一關鍵缺口。本文將聚焦在新型晶體管堆疊技術，解碼后摩爾時代集成電路全域真三維終極發展路徑。
晶體管堆疊的核心思路，是將芯片最底層的基礎單元——晶體管作垂直堆疊，讓原本平鋪的元器件立體分布。這種底層升級，能夠從根源上縮短信號傳輸距離、降低傳輸延遲，是滿足韜定律“壓縮時延、提升能效”的核心目標，是銜接上層三維折疊架構的核心基礎。如下圖所示，前面三類折疊都屬于“宏觀堆疊”，是對模塊、電路的整體整合，而器件級折疊是芯片最底層的升級，需要實現晶體管單元的垂直三維堆疊，從根源上縮短信號傳輸距離，完成時延的極致壓縮。
圖一：全三維架構，計算體系從系統到器件的全面躍遷
縱觀有產業技術布局，若無晶體管器件級立體堆疊技術支撐，芯片三維集成僅能停留在電路、系統表層架構優化，無法深挖硬件性能潛力，這也是當前韜定律體系尚未閉環、行業三維架構存在短板的核心痛點，更是制約行業實現全維度、全域真三維集成的核心桎梏。
可以說，缺失器件級晶體管立體堆疊技術，三維集成只能停留在表層架構升級，無法突破現有芯片性能瓶頸，難以實現全域、全維度的真三維集成，因此底層器件三維堆疊技術是下一代芯片架構革新的核心關鍵。
就在國際產業聚焦器件堆疊技術攻堅之際，IBM最新發布的0.7nm埃米級工藝給出了明確答案。這項技術的核心正是NanoStack垂直晶體管堆疊架構，不再執著于平面尺寸微縮，轉而通過縱向堆疊N管與P管，把晶體管密度較2nm節點直接翻倍，正式宣告三維堆疊已經邁進埃米制程時代。IBM的這次技術突破再次印證：放棄平面微縮、轉向晶體管縱向堆疊，是后摩爾時代先進邏輯芯片無可回避的必由之路。如果缺失晶體管立體堆疊技術，三維集成就只能停留在表層架構調整，無法釋放芯片的終極性能，全維度的真三維集成也就無從談起。
2026國際超大規模集成電路研討會（VLSI）剛剛結束，今年其短課程（Short Course）進一步總結了超越GAA的下一代堆疊晶體管架構，基本形成四條主流的垂直晶體管堆疊技術路線，但技術架構與產業化門檻差異顯著。
圖二：2026VLSI上總結的四種主流的堆疊晶體管制造流程[3]
第一種是單片CFET（Monolithic CFET），采用共柵極正面堆疊方案，器件具有自對準有源區的特點，但加工高深寬比極大，刻蝕與薄膜生長工藝難度居高不下， 尤其是垂直圖形化工藝更是困難重重，量產門檻極高。
第二種為順序CFET（Sequential CFET），選用分柵正向堆疊結構，器件深寬比相對適中，不過上下層有源區難以精準對準，晶圓鍵合界面質量要求嚴苛，多層工藝疊加帶來的熱預算沖突也較為難以調和。
第三種是IBM新近推出的Nanostack架構，同樣屬于正面堆疊，采用分離柵極與交錯有源區設計，具有特殊的互連能力，但多層器件的套刻對準精度、鍵合界面質量都有極高標準，同時連續高溫制程帶來的熱預算問題也很難控制，也是0.7nm節點工藝攻關的核心難點。
第四種就是Flip FET（FFET）。該路線采用分離柵極，開創性的采用晶圓正反面進行背靠背的堆疊，從而實現器件加工維持常規深寬比，同時保證有源區自對準，并且原生具備雙面有源區、雙面互連能力。通過倒裝翻面，其可以擺脫了正面多層堆疊帶來的熱預算矛盾，無需連續多層高精度刻蝕，鍵合工藝更加寬松，兼顧器件性能與工藝可行性，為底層器件級三維折疊開辟了全新路徑。
圖三：四種晶體管堆疊架構特征一覽
在眾多晶體管堆疊技術路線中，如上圖所示，我國原創的FFET倒裝堆疊晶體管技術憑借獨特的雙面結構設計，展現出突出的技術潛力，為器件級三維堆疊提供了優質潛在解決方案。區別于傳統堆疊晶體管（如CFET）的單層結構局限，FFET技術最大的特點是雙面有源、雙面互連的集成架構。簡單來說，就是在同一晶圓的正反兩面，分別制備不同類型的晶體管，通過倒裝鍵合工藝實現背靠背的立體堆疊，無需復雜的高精度刻蝕工藝，結構更簡潔、落地可行性更高。
圖四：以FFET為代表的晶體管堆疊路線
這種雙面集成架構完美適配芯片全域三維發展需求。上層電路、芯片的三維折疊架構，對底層器件的立體互連能力、多維度布線適配性提出了更高要求，而FFET雙面結構可同時實現晶圓正反兩面的信號傳輸與電源互連，徹底打破傳統器件單面布線的技術桎梏，為全層級三維集成提供了堅實的器件支撐。
想要實現器件、電路、芯片、系統全方位的真三維集成，產業亟需一套可貫通全技術層級、可落地的三維集成“大一統”技術方案。目前全球產業界主要形成兩條優勢互補、并行發展的三維集成技術路線，共同定義了未來芯片立體演進的核心方向。
圖五：國際主流的單片三維集成（M3D）路線
如上圖所示，單片三維集成（Monolithic 3D）是國際前沿研究熱點，也是終極三維形態的架構方案之一。它在單片晶圓內逐層制備器件與電路，無需鍵合，集成密度高、傳輸路徑短，性能上限優異。但該方案存在一些短板，例如多層堆疊需要反復高溫制程，工藝熱預算問題有待解決。
圖六：以F3D為代表的雙面堆疊路線
針對單片三維集成的技術瓶頸，我國原創的F3D倒裝三維集成也許是更貼合產業落地的優勢方案。如上圖所示，該技術突破傳統單面制備局限，實現晶圓正反面雙面集成+多層晶圓鍵合堆疊的創新架構，既可在單晶圓正反兩面同步制作器件與互連結構，也能通過多層鍵合實現更高維度的立體堆疊。
在此基礎上，F3D技術路線可進一步迭代延伸，拓展出Chiplet雙面超集成（Hyper 3D）的全新形態（又被稱為泛三維集成）,如下圖所示。該技術將F3D晶圓級雙面集成優勢與Chiplet異構互聯技術深度融合，實現芯粒層級的雙面立體高密度集成，有效突破傳統單面芯粒堆疊的密度上限與互聯瓶頸，完成了從晶圓級三維堆疊到系統級超集成的進階升級，進一步拓寬了三維集成的技術邊界與應用場景。
圖七： 走向超集成：F3D的持續演進
可以看到倒裝堆疊架構與韜定律在原有技術邏輯上存在很大差異：韜定律整體依托單面晶圓、單面器件基底做上層電路與系統邏輯折疊優化，始終局限于單面半導體基底的三維堆疊體系；而FFET跳出傳統單面器件架構桎梏，開創性開辟晶體管原生雙面堆疊、雙面集成的新技術思路，以底層器件雙面重構為源頭，自上而下打通器件、電路、芯片、系統全層級雙面立體集成鏈路，跳出原有三維優化框架，構建起雙面異構、雙向互連的全新芯片集成范式。
長遠來看，全域覆蓋的真三維集成是芯片產業的終極技術愿景。單片三維集成與F3D倒裝三維集成（含Chiplet雙面超集成延伸路線）定位互補、各有優勢，依托FFET雙面集成的底層器件支撐，共同構建起完整的三維集成技術體系，推動實現器件、電路、芯片、系統的全域三維一體化。
從華為韜定律點明器件堆疊缺口，到IBM 0.7nm用垂直堆疊驗證行業大勢，晶體管縱向立體升級已經沒有懸念。以FFET為起點，向下補齊器件級三維短板，向上延伸發展F3D雙面集成乃至系統級超集成，正是我國先進邏輯芯片跳出平面制程內卷、邁向全域真三維的突圍之路。隨著這套技術體系不斷成熟，產業終將告別淺層改造的“贗三維”，邁入器件、電路、芯片、系統協同立體演進的全三維時代，牢牢把握住后摩爾時代集成電路發展的主動權。
參考：
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[2]趙元闖.北京大學FFET技術開創全球三維集成新篇章,芯思想, 2024-11-14.https://mp.weixin.qq.com/s/8QZ9UiSUUwbeHwvpaM6XqA.
[3] D. Guo, Opportunities for Advanced Logic Technology Scaling, VLSI Short Course, 2026
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