FPGA高級設計：時序分析和收斂

原創 FPGA技術江湖 2024-05-06 07:06

找芯片數據手冊、參考設計和開發工具？ 測試中斷？接觸漂移？5 道題找到根因

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今天給大俠帶來FPGA 高級設計：時序分析和收斂，話不多說，上貨。

這里超鏈接一篇之前的STA的文章，僅供各位大俠參考。

FPGA STA(靜態時序分析)

什么是靜態時序分析？靜態時序分析就是Static Timing Analysis，簡稱 STA。它可以簡單的定義為：設計者提出一些特定的時序要求（或者說是添加特定的時序約束），套用特定的時序模型，針對特定的電路進行分析。分析的最終結果當然是要求系統時序滿足設計者提出的要求。

下面舉一個最簡單的例子來說明時序分析的基本概念。

假設信號需要從輸入到輸出在FPGA 內部經過一些邏輯延時和路徑延時。我們的系統要求這個信號在 FPGA 內部的延時不能超過 15ns，而開發工具在執行過程中找到了如圖 1 所示的一些可能的布局布線方式。

那么，怎樣的布局布線能夠達到我們的要求呢？仔細分析一番，發現所有路徑的延時可能為 14ns、14ns、16ns、17ns、18ns，有兩條路徑能夠滿足要求，布局布線就會選擇滿足要求的兩條路徑之一。

圖 1 靜態時序分析模型

因此，有些說法是錯誤的，不分什么情況就說時序不收斂，其實在不加約束的情況下談時序約束是沒有意義的。

附加約束的基本作用：

1、提高設計的工作頻率

對很多數字電路設計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。?

2、獲得正確的時序分析報告

幾乎所有的 FPGA 設計平臺都包含靜態時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設計的性能做出評估。靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態時序分析工具輸出正確的時序分析報告。?

3、指定 FPGA/CPLD 引腳位置與電氣標準

FPGA/CPLD 的可編程特性使電路板設計加工和 FPGA/CPLD 設計可以同時進行，而不必等 FPGA/CPLD 引腳位置完全確定，從而節省了系統開發時間。這樣，電路板加工完成后，設計者要根據電路板的走線對 FPGA/CPLD 加上引腳位置約束，使 FPGA/CPLD 與電路板正確連接。另外通過約束還可以指定 IO 引腳所支持的接口標準和其他電氣特性。為了滿足日新月異的通信發展，Xilinx 新型 FPGA/CPLD 可以通過 IO 引腳約束設置支持諸如 AGP、 BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、 LVTTL、PCI、PCIX、SSTL、ULVDS 等豐富的 IO 接口標準。另外通過區域約束還能在 FPGA上規劃各個模塊的實現區域，通過物理布局布線約束，完成模塊化設計等。?

靜態時序分析中使用的各個模型分析：

1、周期（PERIOD）的含義

周期的含義是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是 FPGA/ASIC 時序定義的基礎概念。后面要講到的其它時序約束都是建立在周期約束的基礎上的，很多其它時序公式，可以用周期公式推導。周期約束是一個基本時序和綜合約束，它附加在時鐘網線上，時序分析工具根據PERIOD 約束檢查時鐘域內所有同步元件的時序是否滿足要求。PERIOD 約束會自動處理寄存器時鐘端的反相問題，如果相鄰同步元件時鐘相位相反，那么它們之間的延遲將被默認限制為 PERIOD 約束值的一半，如圖 2 所示

圖 2 周期定義

時鐘的最小周期為：

TCLK = TCKO + TLOGIC + TNET + TSETUP - TCLK_SKEW?

TCLK_SKEW = TCD1 - TCD2（穩定時為負的）

其中 TCKO 為時鐘輸出時間，TLOGIC 為同步元件之間的組合邏輯延遲，TNET 為網線延遲，TSETUP 為同步元件的建立時間，TCLK_SKEW 為時鐘信號 TCD2 和 TCD1 延遲的差別。

2、關于輸入到達時間

圖 3 輸入到達時間示意圖

定義的含義是輸入數據在有效時鐘沿之后的 TARRIVAL 時刻到達。則?

TARRIVAL = TCKO + TOUTPUT + TLOGIC（1）

根據上面介紹的周期（Period）公式，我們可以得到：

Tcko + Toutput + Tlogic + Tinput + Tsetup - Tclk_skew = Tclk（2）?

將公式 1 代入公式 2：Tarrival + Tinput + Tsetup - Tclk_skew = Tclk，而 Tclk_skew 滿足時序關系后為負，所以?TARRIVAL + TINPUT + TSETUP < Tclk（3）。

這就是 Tarrival 應該滿足的時序關系。其中 TINPUT 為輸入端的組合邏輯、網線和 PAD的延遲之和，TSETUP 為輸入同步元件的建立時間。?

3、數據延時和數據到達時間的關系

圖 4 數據延時和數據到達時間的關系

TDELAY 為要求的芯片內部輸入延遲，其最大值 TDELAY_MAX 與輸入數據到達時間 TARRIVAL 的關系如圖 4 所示。也就是說：

TDELAY_MAX + TARRIVAL = TPERIOD（4）?

所以：

TDELAY < TDELAY_MAX = TPERIOD - TARRIVAL（5）?

4、要求輸出的穩定時間

從下一級輸入端的延遲可以計算出當前設計輸出的數據必須在何時穩定下來，根據這個數據對設計輸出端的邏輯布線進行約束，以滿足下一級的建立時間要求，保證下一級采樣的數據是穩定的。計算要求的輸出穩定時間如圖 5 所示：?

圖 5 要求的輸出穩定時間示意圖

公式的推導如下：

定義：TSTABLE = TLOGIC + TINPUT + TSETUP

從前面介紹的周期（Period）公式，可以得到（其中 TCLK_SKEW = TCLK1 - TCLK2）：

TCLK = TCKO + TOUTPUT + TLOGIC + TINPUT + TSETUP + TCLK_SKEW?

將 TSTABLE 的定義代入到周期公式，可以得到：

TCLK = TCKO + TOUTPUT + TSTABLE + TCLK_SKEW?

所以：TCKO + TOUTPUT + TSTABLE < TCLK

這個公式就是 TSTABLE 必須要滿足的基本時序關系，即本級的輸出應該保持怎么樣的穩定狀態，才能保證下級芯片的采樣穩定。有時我們也稱這個約束關系是輸出數據的保持時間的時序約束關系。只要滿足上述關系，當前芯片輸出端的數據比時鐘上升沿提早 TSTABLE 時間穩定下來，下一級就可以正確地采樣數據。其中 TOUTPUT 為設計中連接同步元件輸出端的組合邏輯、網線和 PAD 的延遲之和，TCKO 為同步元件時鐘輸出時間。

下面闡述的是上面的時序概念對應于 Altera 中的幾個重要的時序問題。

下面主要介紹 Altera 對應的這些時序概念和約束方法。前面首先介紹的第一個時序概念周期（Period），這個概念是 FPGA/ASIC 通用的一個概念，各方的定義相當統一，至多是描述方式不同罷了，所有的 FPGA 設計都首先要進行周期約束，這樣做的好處除了在綜合與布局布線時給出規定目標外，還能讓時序分析工具考察整個設計的 Fmax 等。?

Altera 的周期定義如圖 6 所示，公式描述如下：

圖 6 Altera-clock period?

Clock Period = Clk – to – out + Data Delay + Setup Time - Clk Skew，

即： Tclk = Tco + B + Tsu - (E-C) Fmax =1/Tclk?

對比一下前面的介紹，只要理解了 B 包含了兩級寄存器之間的所有 logic 和 net 的延時就會發現與前面公式完全一致。?

其他一些重要的概念：

1、Clock Setup Time（tsu）?

要想正確采樣數據，就必須使數據和使能信號在有效時鐘沿到達前就準備好，所謂時鐘建立時間就是指時鐘到達前，數據和使能已經準備好的最小時間間隔。如圖 7 所示：

圖 7 tsu 示意圖

這里定義Setup時間是站在同步時序整個路徑上的，需要區別的是另一個概念Micro tsu。Micro tsu 指的是一個觸發器內部的建立時間，它是觸發器的固有屬性，一般典型值小于1~2ns。在 Xilinx 等的時序概念中，稱 Altera 的 Micro tsu 為 setup 時間，用 Tsetup 表示，請大家區分一下。