（本文編譯自Semiconductor Engineering）
在小芯片和先進封裝中，確保電信號在互連傳輸過程中的質量和可靠性，比在SoC和PCB中更具挑戰性。
信號完整性是所有芯片和系統的基本要求，但對于小芯片而言，由于反射、損耗、串擾、工藝變化以及各種類型的噪聲和物理效應的影響，實現起來變得更加困難。電信號需要以正確的時間、波形形狀和穩定的電壓水平到達目的地。這在單片芯片中已經夠難實現了，而在先進封裝中則變得更加困難。
雖然信號完整性分析已經存在了幾十年，但由于小芯片之間芯片到芯片連接數量的大幅增加，信號完整性分析很快就會變得尤為復雜。其他需要考慮的因素包括阻抗匹配、信號衰減和時序約束，以確保小芯片之間的可靠通信。隨著數據速率的提高、特征尺寸的不斷縮小，以及在不同節點和不同尺寸上開發的小芯片被添加到某種類型的基板上，并經常以定制配置集成到某種類型的先進封裝中，這些問題變得愈發難以處理。
Cadence SSG產品營銷總監Mayank Bhatnagar指出：“與傳統的單片設計相比，基于小芯片的半導體設計或系統級封裝面臨著獨特的挑戰，尤其是在信號完整性方面。雖然單片設計中的信號更短且更具可預測性，但基于小芯片的設計需要通過基板或先進封裝（如中介層和橋接器）進行芯片間連接。這些跨越材料邊界的較長路徑會導致阻抗失配、信號衰減和串擾等問題。在單片設計中集中式的電源傳輸，在小芯片設計中也變得更加復雜，因為多個小芯片需要仔細地進行噪聲抑制。”
雖然裝有小芯片的先進封裝比單片SoC具有更大的可用面積，但這并不能解決信號完整性問題。“一方面，在小芯片中，所有的走線排布更為緊密，這會導致串擾顯著增加，”Fraunhofer IIS自適應系統工程部高效電子負責人Andy Heinig表示，“另一方面，更多空間被分配給電源供應，留給信號走線的空間就更少了。”
小芯片的信號完整性與單片芯片主要在兩個方面存在差異。Arm系統集成與開發研究員兼高級總監Javier DeLaCruz表示：“首先，接口本身將推動對芯片到芯片(D2D)接口的要求，需要針對該接口進行定制。其次，為芯片到芯片接口添加中介層和額外封裝層，將對非芯片到芯片信號產生影響，這些信號需要穿過中介層和額外封裝層。”
事實上，確保信號完整性是3D-IC面臨的最大挑戰之一。Ansys產品營銷總監Marc Swinnen表示：“當信號傳輸到芯片外部時，連接的速度將極高。這些是將芯片連接在一起的SerDes，這些通道——盡管名義上它們是在彼此之間來回傳輸數字數據——但本質上是非常典型的模擬電路。在其極高的運行速度下，需要進行完整的電磁(EM)建模來對其進行計算。這意味著不僅僅是電阻電容（RC），還有電阻、電感和電容(RLC)都要考慮。此外，還存在互感，所以由于速度很快，需要對中介層上的信號進行完整的EM建模。射頻設計師多年來對此已經很熟悉，但對于大多數數字設計師來說，這是一個新概念。他們必須深入了解EM，而它屬于模擬領域。”
對于小芯片，硅通孔（TSV）和凸點也需要進行建模。“在較低速度下，這些凸點和TSV只是一個電阻或電容，”Swinnen表示，“但在較高速度下，需要進行EM建模。臺積電必須為其N3工藝中的硅通孔開發RLC模型，這意味著即使是垂直連接也必須進行電磁建模。這是一個很大的區別，同時現在還要考慮信號傳輸容量，因為你必須確定信號路徑——信號離開一個芯片，可能會到達多個芯片，通過中介層，如果是I/O信號，甚至會到達封裝。你需要能夠對跨越多個芯片和一個中介層的整個信號路徑進行從頭到尾的建模。這是電磁和信號完整性方面的主要問題。然后，如果你要處理較低速度或片內通信的信號路徑，就必須采用傳統的RC建模方法。”
電磁分析通常比RC提取更復雜，但其處理能力也更有限。“EM分析可以處理數千個信號，但不能像RC提取器那樣處理數百萬甚至數千萬個信號，”Ansys的Swinnen表示，“這意味著通常需要隔離那些對高速通信至關重要的信號，然后加入其他低速信號，或者單獨分析通信信道，例如HBM通信信道就是一個典型的例子。當信號從小芯片傳輸到HBM進行時，會涉及多條信號線，我們說的是同時傳輸1024位數據。這是相當高的帶寬，而且這些信號線與電源和地線交錯排列以實現屏蔽，因此它成為了一個復雜的物理和電氣通道，您需要對其整個電磁特性進行模擬。”
與PCB的相似性與差異性
如今，芯片設計團隊面臨的許多多芯片和小芯片問題，與他們在PCB設計中遇到的問題類似。甚至一些術語也相同。但隨著先進封裝中多個小芯片的出現，這些問題正變得愈發復雜，也更難解決。
新思科技技術產品管理總監Keith Lanier表示：“PCB設計需要將內存、CPU和各種獨立組件集成在一起，而用于PCB設計的工具能讓您按照所需速度進行分析。當然，PCB的尺寸要大得多。所以實際上這是規模上的差異，而當我們朝著多芯片的新方向發展，開始考慮中介層所需的集成電路式布線，或者用于晶圓對晶圓鍵合的嵌入式橋接時——所有這些互連類型都與PCB設計中的不同。還有C4凸點之類的東西，您仍需對它們進行處理。但你還得處理可能連接到外部世界并一路連接到PCB，進而連接到更大系統的信號，以及所有從一個芯片到另一個芯片的互連。人們希望未來成為現實的整個小芯片生態系統必須有更多的標準。但問題是，‘從信號完整性角度以及多芯片系統的電源完整性設計角度來看，分析這些互連需要哪些工具呢？’您需要考慮到電源會驅動熱效應，而熱效應可能會對這些多芯片系統和小芯片設計產生許多不同的影響。”
對所有這些進行分析是一項挑戰。“與PCB相比，有兩個因素決定了設計工程師針對這些新型多芯片系統的物理特性需要考慮的分析類型，”Lanier表示，“首先，設計工程師必須考慮設計特征尺寸，并考慮采用的代工廠工藝，而不是OSAT或有機基板。尺寸要小得多，但速度卻高得多，這兩個因素共同推動了在IC領域進行電磁模擬的需求，能夠將其用于需要這類分析的數字設計，以及多芯片設計。這些工具可以用于PCB設計，也可以用于傳統封裝產品，但多芯片和小芯片設計在相同精度要求下需要更大的處理能力。這是另一個挑戰。與最初的PCB設計相比，從設計尺寸規模的角度來看，多物理場分析現在要復雜得多。”
小芯片效應
信號完整性挑戰因應用而異。西門子數字工業軟件產品專家Subramanian Lalgudi表示：“在單片設計中，過去信號完整性是由PCB方面的獨立團隊負責，他們將這門技術做到了極致。關于如何完成合規性驗證，他們有一套既定流程。如今，對于小芯片，存在不同的協議——如UCIe、MIPI以及SATA。如果你是一名設計收發器的芯片設計師，或者你是像惠普公司負責電路板設計的人員，又或者你來自一家中繼器公司，試圖接收、放大并發送信號，那么這個過程就很清晰了。關于發射端所需的合規性標準已經發展得較為完善。但中繼器所需的合規性是什么？對于串行標準和并行標準，接收端所需的合規性又是什么？串行是點對點的。并行主要用于DDR應用，但在PCB中，每比特的能量消耗相當高，所以它們能夠承受。畢竟PCB有更大的表面積等。”
當芯片還是單片式時，考慮的只是專有技術方面的因素。“不存在標準化，”Lalgudi表示，“當小芯片出現時，就需要進行靜態時序分析，這是一項時鐘到時鐘的任務，以確保所有比特在鎖存及后續操作之前能按時到達。這涉及建立時間和保持時間。過去這被稱為靜態時序分析，但小芯片出現后，情況發生了變化。小芯片的生產商可能與集成它們的人不同。英特爾和AMD已經證明了這一點。英特爾采用了FPGA設計，他們可以進行混合搭配。他們可以在一個技術節點上使用處理器，也可以在較舊的技術節點上使用小芯片。這是有益的，因為現在他們可以專注于他們真正擅長的領域。”
解決這些挑戰的關鍵是將問題分解成不同層面。“如果你處于早期探索階段，可能還沒有一套完整的設計規則，”新思科技的Lanier表示，“但你仍然需要能夠做出某些權衡，進行可行性研究和探索，并了解如何在系統中使用這些小芯片，以及如何配置這些小芯片，使芯片間連接足夠短，從而獲得處理工作負載所需的速度。你必須確保電源分配網絡的設計能夠滿足你的功率目標。與此同時，你必須確保熱界面材料以及所有不同的組件——不僅僅是芯片，還包括芯片實際組裝在一起的整體——仍然能夠滿足芯片的最高溫度要求，以及整個系統在各種可能面臨的條件和極限情況下的最高工作溫度要求。設計的復雜性和速度正變得越來越關鍵，確保這些工具能夠支持它們。”
為了應對這些復雜性并提高可預測性，行業在多個領域取得了進展。Cadence的Bhatnagar表示：“硅中介層和扇出型設計等封裝技術正在減少信號損耗并提升互連性能。UCIe等標準化接口正在簡化芯片間通信，而機器學習則助力實現更快的SI分析和預測建模。改進的材料和3D集成以及混合鍵合等技術通過減少互連距離和損耗，進一步提高了SI性能。此外，下一代EDA工具正在將SI、PI和熱分析集成到一個統一的框架中，從而縮短了迭代周期并提高了準確性。而且高速接口現在采用了先進的均衡技術來減輕封裝或互連中的損耗。封裝、互連標準和仿真技術的這些進步正在穩步使這些挑戰變得更具可預測性和可解決性。”
然而，還有更多挑戰需要解決。Bhatnagar表示：“與單片架構的統一時序域相比，小芯片系統中各小芯片間工藝變化明顯更嚴重，且存在襯底引起的時序偏差，這使得時序收斂變得更加困難。然而，這兩種方法也面臨共同的SI挑戰，例如需要強大的仿真工具、材料效應分析，以及在工藝、溫度和電壓變化下進行可靠性測試。在這兩種情況下，緊密整合SI和PI對于控制噪聲對信號性能的影響至關重要。”
一些現有方法已經顯現出局限性。“到目前為止，信號走線通常基于規則進行布線，”Fraunhofer的Heinig說道，“這雖然增加了信心，但也消耗了大量資源。這種方法將不再適用，未來所有設計步驟都需要對電源和信號走線進行持續、統一的規劃。這包括從系統分區到布局的所有環節，并且需要更多的仿真支持。”
結語
目前，用于PCB設計中系統級信號完整性分析的工具和方法正應用于小芯片設計。EDA行業進行信號完整性分析已有40多年，但現在必須將這些技術應用于小芯片領域。用于信號完整性分析的一些工具和技術包括：用于可視化信號質量的眼圖、電磁仿真、數字信號的靜態時序分析，以及用于高速互連的全波三維電磁建模。在此，小芯片的信號完整性驗證涉及分析通過互連通道在收發器和接收器之間傳輸信號的行為，以確保其符合新興的小芯片接口標準。
隨著有意開發商業小芯片市場的公司不斷取得進步，這些問題將初步得到解決。起點可能是利用現有工具，同時逐步增加相關功能和特性，以解決小芯片中的信號、電源和熱完整性問題。
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