歡迎回來！接下來就是小明星了，據(jù)說全采樣率下的動態(tài)范圍是 106dB，也就是大約 17 位。這是現(xiàn)代 ADI 的設(shè)計風(fēng)格
大家都說這個芯片 ADI 發(fā)了 ISSCC， 2022 年在國際固態(tài)電路會議（ISSCC）上發(fā)布。我找到半夜?。。?/span>A 24b 2MS/s SAR ADC with 0.03ppm INL and 106.3dB DR in 180nm CMOS
論文中提到 gm·T/C 積分式放大器用來提升 SNR，降低功耗和帶寬要求。在手冊里進(jìn)一步解釋了其作用：延長采樣周期、降低前級放大器帶寬要求，使得驅(qū)動器無需快速響應(yīng)滿幅跳變，適合精密測量。用 DEM（Zero-Order Mismatch Shaping）動態(tài)輪換 32 個電容，抵消匹配誤差。兩階段采樣消除 offset，DC 精度優(yōu)秀，支持低頻/直流傳感器應(yīng)用（如壓力、電橋等）。動態(tài)電容匹配（DEM），它讓電容“輪流上場”，誤差自動平均掉，所以每次測量都非常穩(wěn)定
另外有個 Easy Driver 的結(jié)構(gòu)：采樣電容預(yù)充電，長采樣相位（T采集 >> T轉(zhuǎn)換）；輸入阻抗高、驅(qū)動電流極小（<1 μA），使用上是可以兼容高阻抗源頭或低功耗前端。它的轉(zhuǎn)換過程非?？欤? 200 ns），采樣時間相對變長（例如 >300 ns 可用于采樣）；給驅(qū)動器更多“喘息空間”建立電壓，哪怕是帶寬只有幾 MHz 的放大器也夠用。普通 SAR ADC 一采樣就像猛地抽一口電流，驅(qū)動電路會被“拉崩”，但 AD4630很溫柔：它提前“預(yù)充電”，采樣前就靠近目標(biāo)電壓，正式采樣的時候，電荷波動小，不踢電，所以你前面接個“慢悠悠”的放大器也行，省功耗又穩(wěn)。（事實上，這個放大器也不好伺候）傳統(tǒng) SAR ADC 確實必須搭配低阻抗高速驅(qū)動器，否則不能保證建立時間和精度。但 AD4630 通過：
大大緩解了這個問題，可以放心使用低帶寬、低功耗的運放，非常適合功耗敏感場合。左圖為雙核 ADC 全貌，每核獨立采樣通道；右圖展示一個 ADC 核心模擬部分，包括 DAC、RA、Auto-Zero、前置放大器等電路模塊。在數(shù)據(jù)手冊建議“模擬信號左進(jìn)右出、獨立地平面”，呼應(yīng)論文中“降低數(shù)字噪聲耦合”的布局原則。對比論文和實際手冊，差別不是非常大，基本上是合理的。其實這個文章比較難，我嘗試以比較輕松的方式解讀出來。傳統(tǒng) SAR ADC 的“驅(qū)動痛點”1. 輸入結(jié)構(gòu) = “開關(guān)+電容”ADC 采樣時，會突然將輸入開關(guān)接通，電容瞬間與信號源接觸；這個行為本質(zhì)上就像你突然“拉一下電壓源”，源端會感受到電容抽電，形成一個階躍負(fù)載。要在很短的采樣時間里讓輸入電壓穩(wěn)定到 1 LSB（甚至 1/2 LSB）以內(nèi)，對24位 ADC 來說，誤差容忍度是百萬分之幾伏；這意味著驅(qū)動器必須非常低輸出阻抗、高帶寬，否則建立時間不夠 → 輸入電壓沒穩(wěn)住 → INL（積分非線性）會炸裂。AD4630 在設(shè)計上用了很多?“電路級減壓”手段，讓前端驅(qū)動器不用太苦：首先就是這個： 預(yù)充電機制（Easy Drive）-（這個我上面也總結(jié)了）每次采樣前，采樣電容會被“預(yù)充”到上一輪的電壓；也就是說驅(qū)動器面對的不是 0V→輸入跳變，而是“小幅調(diào)整”；電荷踢回和驅(qū)動電流被大幅減少（數(shù)據(jù)手冊中提到每通道僅約 0.6 μA 電流負(fù)擔(dān)）。轉(zhuǎn)換過程非?？欤? 200 ns），采樣時間相對變長（例如 >300 ns 可用于采樣）；給驅(qū)動器更多“喘息空間”建立電壓，哪怕是帶寬只有幾 MHz 的放大器也夠用。3. 內(nèi)部采樣電容+開關(guān)電阻匹配良好輸入 RC 大約是 58 pF + 37 Ω，帶寬約 74 MHz；這相當(dāng)于芯片自身就是一個小濾波器，對高頻干擾有天然緩沖。論文強調(diào)AZ技術(shù)抑制偏移誤差，RA降低閃爍噪聲。Zero-Order Mismatch Shaping：使得 ADC 的 INL 表現(xiàn)幾乎不受電容失配影響，實現(xiàn)了超低非線性（0.03ppm）。AD4630 的核心線性度能力 —— INL < 0.03 ppm，相當(dāng)于 ±0.5 LSB@24bit。集成殘差放大器（RA）：通過動態(tài)積分方式提高信噪比（通過延長積分時間來限制其噪聲帶寬（NBW）），同時降低功耗。殘差?= 你已經(jīng)猜了 N 位后，輸入值與當(dāng)前估值之間的“差值”。
這部分差值越小、越精細(xì)，但越難辨別。為此，高精度 ADC（特別是 18~24 bit）會將這部分?“再放大”，以便更精確地猜剩下的位數(shù)。
這就是殘差放大器的核心任務(wù)：把差錯放大了再處理。
AD4630 使用的是一種積分式殘差放大器，它不是普通線性放大器，而是一種“帶時間換精度”的架構(gòu)。
其核心公式如下：
- gm 是跨導(dǎo)（電流對電壓的轉(zhuǎn)換率）；
積分式 RA 更穩(wěn)定、更節(jié)能，更適合高分辨率 ADC 的需求。ΦA(chǔ)1 相：放大器輸入殘差電壓；用 gm 電流對電容充電；把輸入差異“存”進(jìn)電容中；等效為“殘差電流 × 時間” → 積分結(jié)果。ΦA(chǔ)2 相：通過切換電容路徑，反向充電，消除 offset；利用兩個積分周期差值消除偏移 + 抑制低頻噪聲。RA 放大出來的結(jié)果，并不會直接給用戶；而是給后續(xù)的 SAR 單元繼續(xù)處理 LSB；可以把 RA 看作“接力棒”，幫前半部分精度撐住、留空間給后半部分更精細(xì)地猜。總之就是：消除 offset + 抑制 1/f 噪聲（flicker）圖形展示殘差放大器的噪聲帶寬（NBW）隨時間常數(shù) τ 的變化。積分型 RA 能以更長時間 T 換來更小 NBW，從而減小噪聲和功耗。?強調(diào) RA 的“慢但穩(wěn)”特性，帶寬低 → 噪聲低 → 功耗低。通俗的再說一下吧：為了讓每次猜錯的誤差都能更清晰看到，它加了一個“殘差放大器”：把小小的誤差放大，再繼續(xù)猜后面的位數(shù)這個放大過程不是“死等著信號建立”，而是用電流沖電容，像水龍頭沖水桶，用“積分”方式完成，又快又省電；因為SAR 就是靠猜。自動歸零（AZ）：通過兩次采樣消除偏移誤差，減少噪聲對ADC的影響。使用兩階段采樣（ΦA(chǔ)1 和 ΦA(chǔ)2）：每階段各自積分殘差電壓；最后合并電容輸出平均值。可以抵消 offset（失調(diào)電壓）；消除 flicker noise（1/f 噪聲）；這種“雙相積分 + 差分合成”的 auto-zero 方法，可以提高 DC 精度。上圖：用于單端殘差放大；
電路為三路并聯(lián)結(jié)構(gòu)，兼顧信號放大與共模抑制。個人是感覺提高了殘差信號進(jìn)入小 SAR ADC 前的信噪比，同時保持良好線性。隨輸入幅值增大或頻率升高，THD略有變化；在大部分輸入范圍內(nèi)，THD 控制良好（< -120 dB）。寬頻寬和滿幅信號下仍具優(yōu)異的非線性控制能力。FoM（Figure of Merit）是衡量 ADC 性能/能效的關(guān)鍵指標(biāo)：非常優(yōu)秀，都在 179 以上，不僅精度高，還省電。單個 ADC 內(nèi)部的模擬模塊放大圖：包含 DAC、殘差放大器、前置放大器、AZ 等關(guān)鍵電路。電路是基于 180nm CMOS 工藝設(shè)計的。大佬們不要噴，我這塊內(nèi)容也是自學(xué)的，可能有理解上面的錯誤。但是我感覺就是一層窗戶紙，捅破就破了。https://www.eevblog.com/forum/metrology/ad4630-24-new-sar-adc-from-analog-devices/?all
https://www.researchgate.net/profile/Viktor-Kuts/publication/377630147_Disassembly-free_metrological_control_of_analog-to-digital_converter_parameters/links/66742f138408575b8379889f/Disassembly-free-metrological-control-of-analog-to-digital-converter-parameters.pdf
