系統(tǒng)開(kāi)發(fā)者如何快速實(shí)現(xiàn)芯粒設(shè)計(jì)與集成？

最新人工智能（AI）驅(qū)動(dòng)系統(tǒng)對(duì)算力和輸入輸出（IO）的需求，已遠(yuǎn)超工藝節(jié)點(diǎn)升級(jí)所能承載的范疇。若一味追求更大尺寸的芯片（逼近掩模版尺寸極限），會(huì)導(dǎo)致良率下滑、成本攀升。此外，部分模擬電路和IO功能難以從先進(jìn)工藝節(jié)點(diǎn)中獲得顯著收益。而遷移到新工藝節(jié)點(diǎn)，實(shí)則是讓這些功能運(yùn)行在成本陡增的晶圓上，卻僅換來(lái)微乎其微的回報(bào)，可謂得不償失。同時(shí)，技術(shù)創(chuàng)新節(jié)奏日益加快，使得新一代片上系統(tǒng)（SoC）的迭代周期從傳統(tǒng)的3-4年縮短至1-2年。

據(jù)IDtechEx報(bào)道，到2035年，芯粒市場(chǎng)規(guī)模將達(dá)到4110億美元。芯粒技術(shù)通過(guò)將SoC功能分解為更小的異構(gòu)或同質(zhì)芯片（即“芯粒”），再將芯粒集成到單系統(tǒng)級(jí)封裝（SIP）中，可滿(mǎn)足持續(xù)增長(zhǎng)的算力和IO帶寬需求，其總硅片面積可超過(guò)單個(gè)SoC的掩模版尺寸。SIP不僅包含傳統(tǒng)封裝基板，還可采用中介層實(shí)現(xiàn)更高布線(xiàn)密度，從而能夠在單個(gè)標(biāo)準(zhǔn)或先進(jìn)封裝中顯著提升功能集成度。圖1展示了在高性能計(jì)算應(yīng)用中，通過(guò)UCIe Die-to-Die接口互聯(lián)的芯粒的部分潛在應(yīng)用場(chǎng)景。

▲ 圖1.采用UCIe IP實(shí)現(xiàn)Die-to-Die連接的HPC芯粒示例

芯粒市場(chǎng)的愿景是：開(kāi)發(fā)者能夠通過(guò)混合搭配現(xiàn)成的芯粒快速構(gòu)建系統(tǒng)。如此一來(lái)，設(shè)計(jì)團(tuán)隊(duì)可專(zhuān)注于產(chǎn)品的差異化創(chuàng)新，而通用計(jì)算與IO功能則由芯粒承載。在其他領(lǐng)域，標(biāo)準(zhǔn)不統(tǒng)一和功能碎片化的問(wèn)題仍阻礙著這一愿景的落地。盡管UCIe標(biāo)準(zhǔn)、ARM CSA規(guī)范及各類(lèi)汽車(chē)聯(lián)盟都已取得一定進(jìn)展，但尚不足以支撐行業(yè)所期待的芯粒市場(chǎng)格局。本文將深入探討系統(tǒng)開(kāi)發(fā)者在芯粒設(shè)計(jì)與集成過(guò)程中面臨的部分關(guān)鍵問(wèn)題及決策考量。

系統(tǒng)劃分

設(shè)計(jì)團(tuán)隊(duì)需要考慮的首要問(wèn)題是：設(shè)計(jì)中應(yīng)包含哪些功能模塊與功能，以及如何將這些功能劃分到不同的芯粒中。此外，開(kāi)發(fā)者還需為每個(gè)模塊選擇高效的半導(dǎo)體工藝節(jié)點(diǎn)。一種常見(jiàn)的總體劃分方式是，將計(jì)算芯片、輸入輸出（IO）芯片和存儲(chǔ)功能分別部署在不同的芯粒上。接下來(lái)要做的是，在延遲、帶寬和功耗之間進(jìn)行權(quán)衡，具體均取決于工藝節(jié)點(diǎn)的選擇和芯粒的劃分方式。

工藝節(jié)點(diǎn)的選擇

AI加速器中的計(jì)算芯片可能適合采用最新的工藝節(jié)點(diǎn)，以?xún)?yōu)化性能和功耗；但在最新工藝節(jié)點(diǎn)中實(shí)現(xiàn)緩存存儲(chǔ)器可能并非理想選擇。緩存或許可以集成在同一芯片上，但靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）在最新工藝節(jié)點(diǎn)中的擴(kuò)展性可能遠(yuǎn)不及邏輯電路，因此在成本更低的節(jié)點(diǎn)上實(shí)現(xiàn)SRAM會(huì)更具效益。此外，通過(guò)2.5D Die-to-Die接口來(lái)滿(mǎn)足芯片外數(shù)據(jù)傳輸?shù)难舆t要求可能不太合適。一種可行方案是采用3D集成架構(gòu)：計(jì)算芯片采用最新的N節(jié)點(diǎn)工藝，而SRAM和IO芯片則采用N-1或N-2節(jié)點(diǎn)工藝。

模擬功能或IO接口功能（PCIe、以太網(wǎng)等）對(duì)延遲的容忍度可能更高，因此適合在獨(dú)立的芯粒中實(shí)現(xiàn)，并通過(guò)UCIe接口與主芯片連接。主芯粒則可采用較舊的工藝節(jié)點(diǎn)以節(jié)約成本。

Die-to-Die連接考量因素

UCIe已成為芯粒間Die-to-Die連接的實(shí)際標(biāo)準(zhǔn)，但選擇UCIe配置時(shí)需考量諸多因素。開(kāi)發(fā)者需根據(jù)芯粒的工作任務(wù)明確帶寬需求，其中既包括主頻段數(shù)據(jù)的帶寬，也涵蓋用于控制與管理的側(cè)信道數(shù)據(jù)帶寬。以AI服務(wù)器的IO芯粒應(yīng)用為例，UCIe的帶寬需求與以太網(wǎng)、UALink或PCIe等接口IP息息相關(guān)。開(kāi)發(fā)者需做出多項(xiàng)決策，比如每條通道的數(shù)據(jù)速率；是采用支持更長(zhǎng)傳輸距離的有機(jī)基板（UCIe標(biāo)準(zhǔn)方案），還是采用超小前端布局與具有超小凸點(diǎn)間距的先進(jìn)封裝（UCIe高級(jí)方案）。此外，還需在數(shù)據(jù)速率（范圍為16G至64G）與滿(mǎn)足芯片前端限制所需的通道數(shù)量之間進(jìn)行權(quán)衡。可用的前端布局可能會(huì)根據(jù)接口IP的物理層（PHY）布局而變化。根據(jù)芯粒的目標(biāo)尺寸和/或深寬比，開(kāi)發(fā)者可選擇將PHY布置在芯片邊緣的單排中；另一種方案是將PHY按列雙層堆疊，以犧牲PHY區(qū)域深度為代價(jià)，將前端布局縮減一半。大多數(shù)UCIe應(yīng)用采用串流接口，開(kāi)發(fā)者必須確定從UCIe串流到接口IP的橋接方式，可選方案包括AXI、ARM CXS或即將推出的PXS等標(biāo)準(zhǔn)。此外，還需考慮如何在不浪費(fèi)帶寬的前提下將數(shù)據(jù)封裝到可用資源中、執(zhí)行時(shí)鐘交叉功能，并決定數(shù)據(jù)是從UCIe直接點(diǎn)對(duì)點(diǎn)傳輸?shù)浇涌贗P，還是先傳輸至中間的片上網(wǎng)絡(luò)（NOC）以提升芯粒內(nèi)部連接的靈活性。

先進(jìn)封裝技術(shù)：新能力與新挑戰(zhàn)并存

如今，封裝技術(shù)受到了前所未有的關(guān)注。這些技術(shù)進(jìn)步在帶來(lái)巨大機(jī)遇的同時(shí)，也為單個(gè)芯粒或Multi-Die設(shè)計(jì)中多個(gè)芯粒的開(kāi)發(fā)帶來(lái)了更多挑戰(zhàn)。

開(kāi)發(fā)者需要確定在Multi-Die設(shè)計(jì)中芯粒的互聯(lián)方式。與包含中介層或帶硅橋中介層的2.5D架構(gòu)相比，有機(jī)基板成本更低，設(shè)計(jì)周期也更短。對(duì)于更先進(jìn)的應(yīng)用場(chǎng)景，可能需要中間的中介層來(lái)滿(mǎn)足所需的互聯(lián)密度、電源/接地及信號(hào)路徑要求。一旦確定采用中介層，就必須選擇成熟的硅中介層、新型有機(jī)基板重布線(xiàn)層（RDL）中介層，或帶硅橋的RDL中介層，以根據(jù)需求提供更高密度的互聯(lián)。硅中介層為成熟技術(shù)，但尺寸越大成本越高，且受限于材質(zhì)脆性，尺寸存在局限。RDL中介層則旨在降低成本，并支持更大尺寸，以集成包含更大硅片面積的大型系統(tǒng)。無(wú)論選擇哪種方案，開(kāi)發(fā)者都面臨新的挑戰(zhàn)，包括機(jī)械外形尺寸、信號(hào)完整性與電源完整性分析、單個(gè)芯粒的熱分析及其間的相互作用。此外，凸點(diǎn)規(guī)劃和晶圓探針布局的復(fù)雜性也隨之增加，需要協(xié)調(diào)芯粒、封裝與測(cè)試要求之間的適配性。即便在同一類(lèi)型的基板襯底或中介層中，凸點(diǎn)間距也可能存在差異，襯底的典型凸點(diǎn)間距范圍為110至150微米，而中介層上使用的微凸點(diǎn)間距為25至55微米。正如圖2所強(qiáng)調(diào)的，若加入3D芯片堆疊，差異會(huì)愈發(fā)顯著。

▲ 圖2.3.5D封裝示例：通過(guò)中介層連接3D芯片堆疊與另一顆2D芯片

封裝面臨的挑戰(zhàn)還包括測(cè)試規(guī)劃，例如通過(guò)晶圓探針實(shí)現(xiàn)芯粒的可訪(fǎng)問(wèn)性，以確保產(chǎn)出已知合格的芯片（KGD）；利用IEEE 1838協(xié)議和多芯粒測(cè)試服務(wù)器，對(duì)無(wú)法通過(guò)外部引腳直接訪(fǎng)問(wèn)的芯片進(jìn)行測(cè)試。

設(shè)計(jì)與驗(yàn)證：安全性考量

IP集成面臨諸多挑戰(zhàn)，包括互操作性、驗(yàn)證及安全性等方面的問(wèn)題。

當(dāng)開(kāi)發(fā)者完成異構(gòu)或同構(gòu)芯粒的系統(tǒng)劃分后，接下來(lái)要面對(duì)的挑戰(zhàn)就是設(shè)計(jì)安全維度的考量。在Multi-Die設(shè)計(jì)中，需要防御的攻擊面范圍更廣。首要問(wèn)題是提供認(rèn)證功能，以驗(yàn)證每個(gè)芯粒的合法性。其次，根據(jù)終端應(yīng)用場(chǎng)景，開(kāi)發(fā)者可能需要構(gòu)建信任根，用于處理敏感數(shù)據(jù)，還可能需要在系統(tǒng)間傳遞密鑰以提供數(shù)據(jù)加密服務(wù)。此外，開(kāi)發(fā)者還可考慮采用安全啟動(dòng)流程，從硬件和固件層面防止外部篡改。同時(shí)，必須考慮為關(guān)鍵接口上傳輸?shù)臄?shù)據(jù)提供保護(hù)，例如PCIe與CXL的完整性和數(shù)據(jù)加密（IDE）功能、DDR與LPDDR的內(nèi)嵌存儲(chǔ)加密（IME）功能、以太網(wǎng)的MACsec功能等。另一種可行方案是支持ARM的機(jī)密計(jì)算架構(gòu)（CCA）。

系統(tǒng)級(jí)仿真、模擬與原型設(shè)計(jì)是開(kāi)發(fā)過(guò)程中的關(guān)鍵步驟，可確保芯片的功能與性能達(dá)標(biāo)，實(shí)現(xiàn)一次性交付成功。協(xié)同設(shè)計(jì)需涵蓋芯片、軟件與系統(tǒng)組件，以實(shí)現(xiàn)最佳的集成與效率，使開(kāi)發(fā)者能在芯片可用前，提前開(kāi)始軟件開(kāi)發(fā)工作。

結(jié)語(yǔ)

將概念和構(gòu)想轉(zhuǎn)化為Multi-Die設(shè)計(jì)，需綜合考量諸多因素，且離不開(kāi)深厚的經(jīng)驗(yàn)積累。新思科技提供業(yè)界豐富且基于標(biāo)準(zhǔn)的接口IP產(chǎn)品組合及IP子系統(tǒng)集成服務(wù)，能夠交付可直接集成的芯粒子系統(tǒng)。開(kāi)發(fā)者可使用新思科技的系統(tǒng)解決方案設(shè)計(jì)服務(wù)，并借助對(duì)新思科技EDA與IP產(chǎn)品有深入了解的生態(tài)合作伙伴的力量，從而加速開(kāi)發(fā)進(jìn)程，確保芯片、封裝與軟件產(chǎn)品的優(yōu)化集成。目前，開(kāi)發(fā)者可與新思科技展開(kāi)合作，探討從概念構(gòu)想、架構(gòu)設(shè)計(jì)、IP選擇、流程與方法，到RTL設(shè)計(jì)、IP集成、物理實(shí)現(xiàn)、封裝設(shè)計(jì)、晶圓廠(chǎng)管理等各個(gè)環(huán)節(jié)，也可選擇與新思科技攜手，采用端到端全流程設(shè)計(jì)方案。依托新思科技的專(zhuān)業(yè)能力與技術(shù)服務(wù)，開(kāi)發(fā)者能夠聚焦自身核心優(yōu)勢(shì)，將設(shè)計(jì)中的其他環(huán)節(jié)交由相關(guān)領(lǐng)域的專(zhuān)家，從而快速、可靠地推進(jìn)產(chǎn)品上市。