本文精華看點(diǎn)：
- RK3588 DDR 控制器特性與設(shè)計(jì)要點(diǎn)
- LPDDR4/LPDDR4X/LPDDR5 電源設(shè)計(jì)差異
- 布局布線實(shí)戰(zhàn)技巧與時(shí)序要求
RK3588 DDR 控制器支持 LPDDR4/LPDDR4X/LPDDR5 標(biāo)準(zhǔn)，特點(diǎn)包括：
- 64 位數(shù)據(jù)總線，4 個(gè) 16 位通道，最大支持 32GB
- 支持 Power Down、Self Refresh 等低功耗模式
- 動(dòng)態(tài) PVT 補(bǔ)償與可編程 ODT 阻抗調(diào)整
數(shù)據(jù)信號(hào)管腳分布（圖1）：展示了 CH0 通道 16 位數(shù)據(jù)信號(hào) (DQ0~DQ15)、掩碼信號(hào) (DM0~DM1) 和數(shù)據(jù)選通信號(hào) (DQS0~DQS1) 的管腳排列。
圖 1 RK3588 DDR 部分?jǐn)?shù)據(jù)信號(hào)管腳
地址控制信號(hào)管腳（圖2）：包含地址線 (A0~A6)、時(shí)鐘 (CLK/CLKN)、片選 (CS)、復(fù)位 (RESET) 等控制信號(hào)。
圖 2 RK3588 DDR 部分地址?控制信號(hào)管腳
電源信號(hào)管腳（圖3）：不同類型 DDR 需要的電源軌，如 VDDQ、VDD2、VDD1_1V8 等。
圖3 RK3588 DDR 部分電源管腳
二、電源設(shè)計(jì)與上電時(shí)序1. 電源電壓要求
RK3588 DDR PHY 供電（表1）：
- VDDQ：LPDDR4/4X 為 0.6V，LPDDR5 為 0.5V
- VDD2：LPDDR4/4X 為 1.1V，LPDDR5 可在 0.9V/1.05V 間切換
DDR 顆粒供電（表2）：
- VDDQ：LPDDR4 為 1.1V，LPDDR4X 為 0.6V，LPDDR5 為 0.5V
- VDD2：LPDDR4/4X 為 1.1V，LPDDR5 為 1.05V (可低至 0.9V)
表2 LPDDR4/4x/LPDDR5 供電電源
2. PMIC 配置方案
雙 PMIC 方案（RK806-2）：
- VDDQ 調(diào)整電路（圖4）：通過 FB9 分壓電阻設(shè)置輸出電壓
圖4 RK806-2 BUCK9 FB 參數(shù)調(diào)整- VDD2 調(diào)整電路（圖 5）：同樣通過 FB9 設(shè)置，LPDDR4/4X 為 1.1V，LPDDR5 為 1.05V
圖5 RK806-2 BUCK9 FB 參數(shù)調(diào)整單 PMIC 方案（RK806-1）：
圖6 RK806-1 BUCK9 FB 參數(shù)調(diào)整圖7 RK806-1 BUCK6 FB 參數(shù)調(diào)整LPDDR4/LPDDR4X 兼容設(shè)計(jì)（圖 8）：通過不同電阻配置選擇對(duì)應(yīng)電源軌。
圖 8 LPDDR4/LPDDR4x 兼容設(shè)計(jì)電源選擇
3. 上電時(shí)序要點(diǎn)
- 自刷新期間，DDR_CH_VDDQ_CKE 必須保持供電
- LPDDR5 支持 DVFSC 模式，高頻用 1.05V，低頻用 0.9V
- LPDDR5 引入 WCK 時(shí)鐘，頻率可為 CK 的 2 倍或 4 倍
1. 8 層通孔板 (1.6mm)
疊層結(jié)構(gòu)（圖9）：TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom
圖 9 8層通孔1.6mm厚度推薦疊層
阻抗線寬（圖10）：
- 差分 80~100Ω 對(duì)應(yīng)不同線寬 / 線距
2. 10 層 HDI 板
1 階 HDI（圖11/12）：
- 層疊：TOP-Signal/Gnd-Gnd/Power-Signal-...-Bottom
- 阻抗控制：100Ω 差分線寬 / 線距約 3.3/4.7mil
圖11 10層1階HDI板疊層設(shè)計(jì)圖12 10層1階HDI板阻抗設(shè)計(jì)
2 階 HDI（圖13~15）：
- 單端阻抗：45Ω 線寬約 3.1mil，50Ω 約 2.6~4.2mil
- 差分阻抗：85~100Ω 對(duì)應(yīng)不同線寬 / 線距
圖13 10層2階HDI板疊層設(shè)計(jì)圖14 10層2階HDI板單端阻抗設(shè)計(jì)圖
圖15 10層2階HDI板差分阻抗設(shè)計(jì)圖
各類信號(hào)阻抗標(biāo)準(zhǔn)：
- DQ、DM、地址控制信號(hào)：40Ω±10%（圖16/17）
圖16 CH0與CH1通道數(shù)據(jù)DQ、DM阻抗線
圖 17 CH0與CH1通道地址、控制阻抗線
- CKE 信號(hào)：50Ω±10%（圖 18）
圖18 CH0與CH1通道CKE阻抗線
- DQS、CLK 差分信號(hào)：80Ω(允許 90Ω±10%)（圖 19）
圖19 CH0與CH1通道DQS與CLK差分阻抗線
1. 優(yōu)先使用原廠模板
瑞芯微提供經(jīng)過驗(yàn)證的 DDR 布局模板，包含：
L1層DDR電路走線示意圖 L2層DDR電路走線示意圖
L3層DDR電路走線示意圖 L4層DDR電路走線示意圖
L5 層 DDR 電路走線示意圖 L6層DDR 電路走線示意圖
L7層DDR 電路走線示意圖 L8層DDR 電路走線示意圖
2. 關(guān)鍵布線技巧
地過孔設(shè)計(jì)（圖20）：
圖20 RK3588地過孔示意圖
- 信號(hào)換層處需添加 GND 回流過孔（圖21）
圖21 信號(hào)換層添加地過孔示意圖
- 優(yōu)化過孔位置，避免信號(hào)串?dāng)_（圖 22）
圖 22 回流地過孔的位置示意圖
參考平面完整性：
圖 23 地平面割裂補(bǔ)全示意圖
- 蛇形走線盡量避免，必要時(shí)保持間距 > 3W（圖 24）
圖 24 蛇形走線示意圖
圖25 過孔延遲示意圖
電源過孔配置：
- VDD_DDR/VDDQ_DDR/VDD2_DDR：≥6 個(gè) 0503 過孔
- VDD1_1V8_DDR：≥2 個(gè) 0402 過孔
- 電容焊盤：0603/0805 封裝建議一個(gè)焊盤兩個(gè)過孔
等長(zhǎng)控制：
- 同 Byte 內(nèi) DQ-DQS、DM-DQS：≤16ps
LPDDR4阻抗、時(shí)序表
間距要求：
- 同 Byte 內(nèi) DQ-DQ：≥2 倍線寬 (建議> 3 倍)
- DQ/CA 信號(hào)線對(duì)調(diào)：不支持，需與原廠確認(rèn)
- ZQ/ODT 電阻配置錯(cuò)誤：ZQ 需 240Ω±1%，ODT_CA 需 10kΩ±5%
- 電源平面割裂：導(dǎo)致回流路徑不完整
- 差分線不等長(zhǎng)：影響信號(hào)同步性
- 忽略過孔延時(shí)：造成時(shí)序偏差
RK3588 DDR 電路設(shè)計(jì)是一項(xiàng)系統(tǒng)工程，從電源設(shè)計(jì)到疊層規(guī)劃，從阻抗控制到時(shí)序優(yōu)化，每個(gè)環(huán)節(jié)都至關(guān)重要。建議優(yōu)先采用瑞芯微原廠模板，如需自行設(shè)計(jì)，務(wù)必進(jìn)行仿真驗(yàn)證并與 FAE 確認(rèn)。
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