2026年5月13日，中國芯片設計驗證領域的年度盛會 DVCon China 將在上海淳大萬麗酒店盛大啟幕。
中國芯片產業在CPU、GPU、AI、汽車電子等關鍵領域的快速發展，推動著設計驗證工程師群體的持續壯大。在追求速度與效率的同時強調創意與創新，已成為行業共識。當前，AI技術正在為驗證生產力的提升開辟新路徑——從硬件輔助驗證中的智能優化，到基于Agentic AI的自主驗證編排，技術創新正在重塑驗證方法學，幫助工程師在快節奏的市場競爭中保持領先。
如往年一樣，西門子EDA將重磅亮相會議現場，通過三場技術演講，系統展示我們在驗證生產力提升方面的新一代實踐，與行業專家共同探討行業未來。
01
演講時間：
13:45-14:30
演講地點：
Ballroom 2
演講嘉賓：
李晨光 西門子EDA 產品經理
陳哲飛 西門子EDA 應用工程師經理
演講介紹：
本場Workshop將介紹硬件輔助驗證如何提升SoC及多芯片系統驗證的整體效率，重點聚焦DFT、功耗以及AI在提升驗證生產力方面的作用。內容將涵蓋西門子EDA 的 Veloce? CS 平臺，并展示其在pre-silicon DFT驗證、真實工作負載下的功耗驗證，早期功耗分析以及通過AI技術優化使用流程、提升用戶效率方面的能力。同時說明這些技術如何減少驗證瓶頸、提升驗證完備性，并在統一的硬件輔助驗證方法論下，加速芯片與軟件的整體就緒進程。
02
演講時間：
13:45-14:30
演講地點：
Ballroom 1
演講嘉賓：
Yu Dan 西門子EDA 資深AI創新經理
演講介紹：
本場Workshop將展示于2026年2月發布的Questa? One智能體工具包——構建于業界領先的Questa One驗證解決方案之上——如何通過專用智能體AI將驗證從孤立應用轉變為智能編排工作流。該Agentic AI能夠自主推理、規劃和執行策略，同時在關鍵決策點讓工程師進行審批控制。深入了解這一基于MCP的開放架構如何無縫集成GitHub Copilot、Claude Code、Cursor、Cline或Siemens Fuse，支持供應商中立的AI模型(OpenAI、Anthropic、NVIDIA Nemotron)，提供自主RTL簽核能力，將工程師從重復性工作中解放的同時保留人工監督，實現可信設計收斂——現已可部署應用。
03
演講時間：
15:40-16:25
演講地點：
Ballroom 2
演講嘉賓：
劉可 西門子EDA 應用工程師
演講介紹：
為應對流片前的門級仿真推進緩慢、缺陷覆蓋收斂壓力大等挑戰，西門子EDA Questa One平臺提供與Tessent?流程無縫集成的DFT驗證方案：通過面向DFT場景的專用仿真加速能力進一步提升多場景ATPG仿真效率，降低后期成為瓶頸的風險；同時基于注錯仿真實現故障評級，協助用戶利用功能pattern補足缺陷覆蓋率并得到量化的結果，以支撐更高的質量與可靠性目標；對于MBIST?此類復雜DFT結構的應用場景，用戶也能引入Questa CDC/RDC驗證流程以系統地識別MBIST插入后潛在的亞穩態風險，從而幫助Tessent用戶縮短DFT驗證周期、降低簽核風險。
5月13日，西門子EDA與您相約 DVCon China 2026，分享前沿技術突破與實際應用案例。敬請關注西門子EDA的展位與精彩演講，本次展會展位：102號，誠邀蒞臨交流，共探芯片設計驗證領域新未來！
