今天帶領(lǐng)大家一起來學(xué)習(xí)下，IEEE ECTC 關(guān)于Hybrid Bonding的主題報告:《Hybrid Bonding (HB): to B, or not to B? Needs and challenges for the next decade》。
這次行業(yè)盛會云集了三星、AMD、KLA、imec、東麗、Adeia 等全球半導(dǎo)體產(chǎn)業(yè)鏈頭部企業(yè)與研發(fā)機構(gòu)技術(shù)專家，覆蓋芯片設(shè)計、先進封裝、半導(dǎo)體設(shè)備、特種材料、工藝研發(fā)全鏈條，是當(dāng)前混合鍵合（HB）領(lǐng)域規(guī)格最高的行業(yè)研討成果。
從報告可以看出，討論緊緊圍繞混合鍵合（HCB）未來十年技術(shù)走向、落地痛點與解決方案展開。
現(xiàn)階段 Cu 混合鍵合作為 3D 堆疊、2.5D 異構(gòu)封裝、HBM 的核心互聯(lián)技術(shù)，已實現(xiàn)多場景技術(shù)驗證，但規(guī)模化量產(chǎn)仍受顆粒污染、芯片翹曲、納米形貌管控、超高對準(zhǔn)精度、高溫工藝損傷、制造成本、熱管理、設(shè)計生態(tài)缺失等多重工程難題制約，同時行業(yè)對混合鍵合的應(yīng)用邊界、迭代路線存在分歧。論壇結(jié)合 W2W（晶圓對晶圓）、D2W（芯片對晶圓）兩大主流架構(gòu)，梳理十五年技術(shù)演進成果，從制程、設(shè)備、材料、設(shè)計、熱管理五大維度給出針對性優(yōu)化方案，明確混合鍵合將從高端存儲逐步向通用邏輯、Chiplet、CIS 等領(lǐng)域全面滲透的十年發(fā)展路徑。
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01 混合鍵合商業(yè)化增速顯著，存儲為核心落地場景，顆粒污染與芯片翹曲是當(dāng)前量產(chǎn)兩大核心良率瓶頸（報告第 3 頁）
經(jīng)過十五年技術(shù)迭代，混合鍵合最小鍵合 Pitch 已從早期百微米級持續(xù)下探至0.1μm，技術(shù)覆蓋邏輯、NAND、CIS、HBM 等主流芯片品類。結(jié)合 Yole 行業(yè)數(shù)據(jù)預(yù)測，2023-2029 年混合鍵合（HCB）相關(guān)封裝出貨量年復(fù)合增長率達 18%，增速遠超整體先進封裝市場，16 層堆疊 HBM、3D DRAM、3D NAND 將成為混合鍵合核心落地載體。
在量產(chǎn)制程層面，晶圓切割、CMP 拋光、硅片減薄、載片貼合四大工序產(chǎn)生的硬質(zhì)顆粒、軟質(zhì)殘渣、表面污染物會直接形成不同尺寸鍵合空洞，是良率下滑首要誘因；同時大尺寸超薄芯片常溫翹曲量最高可達180μm，而堆疊鍵合工藝硬性要求翹曲量必須控制在100μm 以內(nèi)，翹曲超標(biāo)會引發(fā)對準(zhǔn)偏移、界面分層、鍵合失效。三星針對該問題，通過優(yōu)化切割工藝、定制 CMP 漿料、升級載片粘接材料、增加薄芯片支撐結(jié)構(gòu)，從源頭管控顆粒與形變問題。
02 混合鍵合制程鏈路冗長，成本、熱阻、設(shè)計生態(tài)三大短板，限制技術(shù)向通用場景普及（報告第 4 頁）
相較于傳統(tǒng)微凸點、2D MCM 封裝，混合鍵合包含晶圓平坦化、硅片減薄、劃片、表面活化、精準(zhǔn)鍵合、TSV 制備等多道復(fù)雜工序，流程長、設(shè)備投入大，直接推高制造成本與生產(chǎn)周期，難以下沉至中低端封裝市場。
熱管理方面，以 AMD 3D V-Cache 為代表的 3D 堆疊產(chǎn)品實測表明，Cu-Cu 直接鍵合結(jié)構(gòu)會加劇堆疊層熱量堆積，異構(gòu)架構(gòu)瞬態(tài)熱分析、鍵合層熱阻優(yōu)化成為必須攻克的難題。設(shè)計生態(tài)層面，目前行業(yè)尚未形成統(tǒng)一的混合鍵合 IP 規(guī)范、TSV / 凸點 LEF 版圖規(guī)則、DRC/LVS 校驗標(biāo)準(zhǔn)以及跨芯粒聯(lián)合驗證工具，Chiplet 異構(gòu)集成只能采用定制化方案，進一步拉高研發(fā)門檻與成本。
AMD 提出解決思路：一方面精簡混合鍵合制程步驟、壓縮生產(chǎn)周期以降本；另一方面建立標(biāo)準(zhǔn)化 IP、設(shè)計規(guī)則與全鏈路仿真驗證工具，推動技術(shù)從定制設(shè)計轉(zhuǎn)向通用化設(shè)計。
03 鍵合 Pitch 持續(xù)微縮，倒逼量測、對準(zhǔn)、缺陷檢測精度呈量級提升，設(shè)備能力成為技術(shù)迭代核心門檻（報告第 5 頁）
混合鍵合 Pitch 不斷縮小，不同間距檔位對缺陷容忍度、對準(zhǔn)誤差、量測精度要求差異極大：Pitch＞130μm 時，缺陷容忍度＞10μm、對準(zhǔn)誤差＞10μm、量測精度 5μm；Pitch 介于 90~130μm 時，缺陷容忍度 5~10μm、對準(zhǔn)誤差 5~10μm；進入20~50μm 精細間距區(qū)間，缺陷容忍度收窄至1~5μm，對準(zhǔn)誤差要求控制在1~2μm，量測精度提升至 1μm；
當(dāng) Pitch 進入 ＜10μm超細區(qū)間，缺陷容忍度僅0.15~0.5μm，對準(zhǔn)誤差需控制在0.05~0.25μm，量測精度達到0.001μm。同時 CMP 后 Cu 表面輪廓、鍵合前晶圓 / 芯片翹曲、等離子劃片后的表面完整性，都需要高精度設(shè)備實時監(jiān)控。KLA 推出覆蓋形貌檢測、3D 量測、AI 缺陷識別、等離子切割的全套設(shè)備方案，依托光學(xué)干涉、機器視覺技術(shù)，實現(xiàn)納米級特征高速篩查，匹配超細間距鍵合的管控要求。
04 傳統(tǒng)無機鍵合存在高溫、翹曲、器件損傷缺陷，高分子復(fù)合鍵合、先進熱管理、新型集成架構(gòu)成為破局主流方向（報告第 6、7、8 頁）
傳統(tǒng) SiO?基無機混合鍵合需350℃以上高溫退火，易造成 HBM 等精密存儲器件損傷，且介質(zhì)熱膨脹系數(shù)固定，抑制芯片翹曲能力有限。
東麗研發(fā)的PI-SiO?化合物高分子復(fù)合混合鍵合可將工藝溫度降至250℃以下、鍵合壓力低至 1.3MPa，高分子介質(zhì)可實現(xiàn)5~100ppm/K寬范圍熱膨脹系數(shù)調(diào)節(jié)；實測 13×6mm 規(guī)格芯片，純 SiO?方案翹曲量為 66μm，高分子方案僅13μm，該工藝可復(fù)用現(xiàn)有濕法成膜設(shè)備，C2W 架構(gòu)整體良率可達 90%。
imec 補充，超細 Pitch 場景下 Cu 凸起、阻擋層占比過高會壓縮有效導(dǎo)電面積，行業(yè)目標(biāo)將 W2W/D2W 鍵合對準(zhǔn)精度推進至50nm 以下，并探索無阻擋層新型金屬材料。Adeia 則從封裝與熱管理維度創(chuàng)新，混合鍵合可實現(xiàn)裸片直接鍵合至有機 RDL，封裝尺寸突破 Reticle 限制；配套嵌入式冷卻方案最高可降低79%熱阻，可支撐3W/mm2超高功率密度芯片穩(wěn)定運行，適配 AI 高算力場景。
寫在最后的總結(jié)：
ECTC 2025 專題論壇集結(jié)全球產(chǎn)業(yè)鏈頭部企業(yè)，復(fù)盤混合鍵合十五年技術(shù)演進，結(jié)合 W2W、D2W 兩大主流架構(gòu)與海量實測參數(shù)，全面剖析顆粒污染、芯片翹曲、超高精度管控、高溫損傷、成本偏高、設(shè)計缺失等全鏈路量產(chǎn)痛點，同時推出高分子復(fù)合鍵合、高精度量測設(shè)備、一體化熱管理、標(biāo)準(zhǔn)化設(shè)計體系等多元解決方案，清晰勾勒出混合鍵合未來十年從高端存儲向全品類芯片滲透的技術(shù)路線，是現(xiàn)階段混合鍵合產(chǎn)業(yè)化落地最具參考價值的行業(yè)綱領(lǐng)。
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