上面講了HBM架構目前遇到的各種困境，能很好解決這些問題的方案是報告向大家介紹的3.5D V-die 方案！
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報告圍繞全新 3.5D V-die 垂直堆疊 DRAM 封裝架構展開多維度仿真與驗證，完整對比傳統 HBM4 的 I/O、散熱、帶寬短板，搭建電氣、熱、AI 負載跨尺度仿真體系并給出量化性能數據，充分說明3.5D V-Die的優勢和實際工程可行性。
01 傳統多層堆疊 HBM 架構存在三重不可調和物理瓶頸，制約 AI 內存帶寬持續擴容
AI 大模型參量每兩年擴張 410 倍，但單卡 HBM 內存容量僅翻倍，內存墻矛盾持續加劇。
HBM4 工藝暴露三大硬約束：
一 TSV 占用 DRAM 有源區，HBM4 僅能集中 2048 個 I/O 在 PHY 局部區域，I/O 數量隨堆疊層數提升被芯片面積鎖死；
二封裝 Z 高度受限，HBM4 16 層單片厚度僅 48.4μm，晶圓減薄大幅拉低良率、抬升單位熱密度；
三垂直堆疊多層填充底膠與微空洞拉長導熱路徑，16 層 HBM 熱量逐層堆積，底層裸片溫度顯著超標，散熱成為規模化堆疊最大阻礙。
02 自研 3.5D V-die 垂直側立封裝架構從底層解決 HBM 三大短板，硬件結構具備先天優勢
V-die 拋棄上下疊放 TSV 結構，將 DRAM 裸片側向垂直排布，采用 10μm 銦微凸點在整片裸片全域布設 8192 路 I/O，相較 HBM4 的 2048 路實現 4 倍 I/O 拓展，徹底擺脫 TSV 占用有源區的限制，同時去除 DRAM 內部 TSV 電路，單顆存儲裸片功耗降低 25% 并釋放有效存儲面積；
垂直裸片間預留流體通道，橫向散熱面完全暴露，不再存在多層垂直熱阻疊加問題，且側向布局不受封裝 Z 軸厚度約束，可橫向自由拓展存儲容量，完美破解 HBM 堆疊高度、I/O 數量、熱量堆積三重瓶頸。
03 高密度 RDL 布線電氣仿真驗證 V-die 信號傳輸滿足 HBM4 高速標準，帶寬實現 4 倍跨越式提升
團隊通過 40GHz 矢量網絡提取 50Ω 共面波導 S 參數，標定銅導體、介質介電常數 6.5、損耗角 0.002 等精準材料參數完成信道建模，V-die 布線長度 9mm 長于 HBM4 的 5mm，在 8Gbps 速率下插入損耗小幅上升，但近端、遠端串擾均低于 - 30dB，眼圖裕量符合 JEDEC HBM4 規范；
基于 gem5 搭建 AI 流量仿真平臺，同等 16 層堆疊配置下 V-die 總帶寬達到 HBM4 的 4.01 倍，LLM 推理平均讀取延遲降低 37.2%，Roofline 模型顯示推理吞吐上限提升 2.9~3.4 倍，長上下文場景下性能衰減幅度從 53.6% 收窄至 24.8%，算力穩定性提升 2.2 倍。
04 V-die 側向流體直冷熱架構大幅削減芯片溫升，徹底消除層間溫差
傳統 16 層 HBM 熱量只能從頂層冷板導出，多層 BEOL、微凸點持續疊加熱阻，底層裸片溫度最高可達 80℃；
V-die 架構在每片垂直 DRAM 間隙通入冷卻液，所有裸片同步直接散熱，熱仿真結果顯示全域裸片溫度均勻穩定，峰值溫度相比 HBM4 下降 43.7%，不存在上下層溫度梯度；
熱阻拆解證明 V-die 摒棄垂直串聯導熱路徑，采用并聯散熱網絡，單顆 2W DRAM 裸片熱量可快速向兩側流體擴散，解決高帶寬高密度堆疊下熱失控風險，支撐長期滿負載穩定運行。
總結一下：
報告來自韓校聯合三星資助的 VLSI 成果針對 AI 內存墻痛點，創新側立式 3.5D V-die 無 TSV DRAM 封裝方案。
從硬件結構上根除傳統 HBM 的 I/O、厚度、散熱三重縮放瓶頸，依托電磁仿真、AI 大模型負載系統仿真、全域熱網絡仿真三套跨尺度驗證手段，給出 4 倍帶寬、37.2% 延遲下降、43.7% 溫升降低全套量化數據，同時公開 V-die 實物封裝樣片，為下一代超高帶寬低溫存儲封裝提供全新可落地路線。
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