公眾號 | 高速先生
作者 | 周偉
華為高速信號研究團隊在DesignCon 2026上發表的論文《PAM6 vs. PAM8 - a Few Considerations more》，對比了448Gps高速信號速率下兩種編碼技術的優劣，隨后2026年5月25日，華為公司董事、半導體業務部總裁何庭波在國際電路與系統研討會（ISCAS 2026）的主旨演講中，正式提出了指導半導體產業發展的新原則——“韜（τ）定律”。這條以“時間縮微”為核心的新路徑，意在突破傳統“摩爾定律”以“幾何縮微”（不斷縮小晶體管尺寸）為主的發展瓶頸。而“韜（τ）定律”的核心思想是 “時間縮微” ——壓縮信號傳播、數據搬運與系統協同所消耗的時間來提升性能，而非簡單依賴縮小晶體管的幾何尺寸。為實現上述目標，華為推出了其核心技術——邏輯折疊（Logic Folding）。它的技術本質不是簡單的芯片堆疊，而是一種系統級的拓撲重組，它打破了傳統的二維平面設計，為了實現更多的功能不是將芯片越做越大或是將晶體管越縮越小，而是將電路的關鍵邏輯模塊在三維空間中進行垂直布局。這一技術好比將一個攤開的“平面城市”改造為擁有大量垂直交通的“立體城市”，通過縮短模塊間的物理距離，極大地壓縮信號傳輸時間。
有意思的是，這種時間壓縮的理念，不僅適用于芯片內部，也能恰當地解釋我們今天要說的 PAM調制技術的演進邏輯：從PAM4到PAM6再到PAM8，每單位時間內塞入更多信息的演進路徑，正與“時間縮微”的理念不謀而合。
如下圖所示，從PAM4到PAM6再到PAM8，相當于在各自同一時間窗口內堆積更多的眼圖，相對于NRZ傳輸一定數量的數據需要更多的時間，而通過PAMx編碼后，同一時間傳輸更多的數據，提升了信號的傳輸速率和效率（時間微縮）。這種方式也可以和物理芯片在三維空間中的重新布局一樣，它們都遵循著同一個核心邏輯：當物理資源的擴張（如芯片制程或信道帶寬）逼近極限時，通過在同一個時間單位內“壓縮”或“塞入”更多信息，來提升性能，所以說完美契合了“韜（τ）定律”的核心思想。
（圖片摘自
DCON26_PAPER_Track07_400GChannelsforAIApplicationsPassiveActiveCopperCableAssembliestoEnableScaleUpScaleOut_212_31.pdf）
PAM技術主要通過在一個符號周期內使用更多電壓電平來傳輸更多比特，從而在單位時間內傳輸更多數據。PAM4使用4個電平，一個符號代表2個比特。相比之下，PAM6使用6個電平，一個符號代表約2.585比特；PAM8使用8個電平，一個符號可代表完整的3個比特。
為了實現448Gbps的超高單通道速率，業界開始評估PAM4、PAM6和PAM8三種備選方案。在完全相同的傳輸速率下（448Gbps），它們采用了不同的技術組合：
PAM4通過最高速的時鐘來壓縮時間。PAM6和PAM8則選擇降低對“頻率”的要求，轉而用更復雜的編碼技巧換取更寬松的信號周期，在時間上找到了一條更經濟的“緩沖道”，本質上都是在“時間維度”上的靈活運用。
而這篇DesignCon2026技術論文《PAM6 vs. PAM8 - a Few Considerations more...》聚焦于下一代 448Gbps 高速有線通信的調制方案選擇，在 PAM4 面臨帶寬瓶頸（其112GHz奈奎斯特頻率接近信道和硅技術的物理極限）的背景下，探討 PAM6 和 PAM8 哪種高階脈沖幅度調制方案更適合作為 448Gbps 速率的替代路徑。
文章主要的研究方法是首先基于理論分析：建立包含發射機噪聲、接收機噪聲、串擾、量化噪聲、抖動、殘留ISI、DAC非線性（RLM）等影響因素的數學模型，比較PAM4、PAM6、PAM8在相同比特率下的理論信噪比（SNR）和符號誤碼率（SER）等方面的理論優劣。
然后再通過實驗驗證：使用 7nm CMOS 的 SerDes 模擬前端 （AFE）包含CTLE、時鐘生成等硬件環境，及 MATLAB 軟件實現數字信號處理（FFE、DFE、MLSD、FEC編解碼）等搭建混合測試平臺，在短通道（~31dB@36.25GHz）和長通道（~44dB@36.25GHz）兩者均近似恒定斜率上實測 PAM6 與 PAM8 的性能（因為硬件限制，實際用145 Gbps速率測試，但可等比折算到448Gbps）。在同等噪聲下的對比如下表所示：
從表中可以看出，表面看PAM8 符號率最低，信道損耗最小，似乎最有利；但實際上PAM8電平間隔急劇減小，導致對噪聲、非線性、量化誤差極其敏感。理論上的SNR劣勢（7.36dB）需要靠更低的信道損耗來彌補，但實測發現難以完全補回，如下圖所示：
從實測性能上來看，不管是長通道還是短通道，PAM8的誤碼率比PAM6高一個數量級，即使它的信道損耗更低。另外PAM8 對非線性非常敏感，導致 DFE 抽頭值大幅下降（從0.5+降至0.1），均衡效果變差，PAM6 則相對穩健。從FEC糾錯能力看，單KP4 RS(544,514) FEC時，PAM6 短通道可通過，長通道接近不達標狀態，而PAM8 短通道和長通道均無法通過。
下圖顯示通過增加硬解碼（HD）漢明300/310內碼后的FEC符號誤差概率，PAM6兩種信道案例均獲得了輕微改善。短通道原本已通過KP4目標閾值，但額外的小幅余量不足以使長通道案例達到KP4 FEC的范圍。
類似地，下圖顯示了相同PAM8通道案例在添加硬解碼漢明180/189內碼后的FEC符號誤差概率，該圖與上面圖片對比表明，PAM8的兩種通道案例均獲得了更顯著的改善。原本失敗的兩種情況現在都通過了KP4目標閾值，短通道案例具有相當大的余量，長通道案例則勉強通過。說明PAM8 必須依賴更強的FEC（更大開銷或級聯編碼），而這會增加延遲和功耗。
最后得出關鍵的結論，在 448Gbps 這一代有線通信中，盡管 PAM8 能進一步降低信道損耗和符號率，但在實際工程實現中，它對非線性的敏感性、對ADC 量化精度的要求、以及更差的抖動縮放特性，使其整體性能不如PAM6，換句話說PAM8也并非 PAM4 的最佳替代者；PAM6 以其更均衡的性能、對非線性和噪聲的相對寬容、以及與現有糾錯技術的更好配合，在“時間縮微”與“信號完整性”之間取得了更優的折衷。這為后續高速 SerDes 的調制方案選擇提供了重要的量化依據和設計指導。
如果未來信道與硅技術能逼近 PAM4 的奈奎斯特帶寬，PAM4 仍是最優選擇。若必須降速，PAM6 相比 PAM8 具備更穩健、更均衡的工程候選方案。PAM8 需要更理想的信道（極低噪聲、高線性度、高分辨率ADC）才能發揮潛力，這在當前技術下不現實。PAM6 整體優于 PAM8，在相同的速率、信道、工藝條件下，PAM6 取得了更低的誤碼率、更好的非線性容限、更均衡的工程實現復雜度。PAM8 的理論“時間縮微”優勢被信號完整性問題抵消，雖然降低了符號率（時間壓力減小），但電平間隔的大幅縮小帶來了更嚴重的噪聲、非線性、量化誤差問題，最終得不償失。
（本文結合最新的“韜定律”理解和基于
DCON26_PAPER_Track09_PAM6vs.PAM8FewConsiderationsMore85_51.pdf文章的解讀，文章內容和大部分圖片均出自該文章，如果理解有誤，請大家提出，我們一定虛心接受并糾正。）
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本期提問
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