芝能智芯出品在面向毫米波雷達的衛星架構方面，中國有很多的探索。當然芯片公司和大學合作，也在做很多研究。
Infineon奧地利團隊和約翰內斯·開普勒大學的合作論文，標題叫《ART: Autonomous Radar Transceiver Architecture for Cost-Optimized Satellite Radar Systems》，剛在GLSVLSI 2026上亮相。
論文的切入點就是回答上面的問題：能不能在收發器MMIC里不額外加MCU核，也能實現模塊級的自主運行？
備注：現在還需要一個簡單的MCU核，能去掉嗎？
傳統毫米波雷達在每個雷達模塊內部把信號算完，輸出檢測結果或目標列表發給中央控制器，每個雷達模塊只能看到自己的那一角，角分辨率受限于單模塊的天線孔徑。
這種是單芯片MMIC，把雷達收發前端、微控制器、信號處理加速器（FFT/CFAR這些）、以太網接口全集成在單顆硅片上。一套雷達模塊基本上一顆芯片搞定。在邊緣處理場景下這是最省事的選擇。
多個雷達的原始數據匯總到一起做聯合信號處理，角度分辨率能上一個臺階。
行業在往衛星雷達架構走。每個雷達模塊只負責收發微波，把原始回波數據通過高速串行接口（通常走MIPI CSI-2）原封不動地傳給中央ECU，由中央ECU完成多傳感器信號級融合。數據不經過本地壓縮，不丟信息，角分辨率和成像質量都更好。
但這種架構下，芯片選型碰到一個尷尬局面。收發器MMIC。只有射頻前端，數字信號處理全部砍掉。在衛星架構下反而是更合理的選擇，因為沒有浪費硅面積。
問題在于，收發器MMIC自己不會"思考"，需要一個外部MCU來做配置、診斷、狀態上報、序列化器控制。每個雷達模塊都得額外配一顆MCU。哪怕是最便宜的ARM Cortex-M0，一個模塊上也不能少。
能不能在收發器MMIC里不額外加MCU核，也能實現模塊級的自主運行？毫米波雷達不是一直在發射的。FMCW雷達按幀工作，每幀50毫秒（根據ETSI EN 303 661標準），其中真正在做測量的占空比大概是20%到50%。
也就是說，每一幀里有25到40毫秒的時間，雷達芯片的定序器是閑著的。定序器里的RISC-V核（RISC-V Sequencer，簡稱RVS，是這支團隊之前的工作），在非測量窗口里本來就在空轉。
ART把這個空轉窗口利用起來，讓同一個RISC-V核在兩種模式之間切換：
◎ 定序模式：周期精確地控制FMCW斜坡發射和接收，生成納秒級精度的時序信號給發射機、接收機、功率放大器、監測單元。這段模式里不做任何通信類任務，不被中斷，確保雷達測量的確定性。
◎ 控制模式：在非測量窗口里執行本來由外部MCU承擔的任務：接收中央ECU發來的配置指令、切換城市/高速等預設場景、配置和監測序列化器、跟片上管家CPU交互（請求校準、讀取溫度狀態、寫寄存器）、準備下一幀的斜坡參數。
在SystemC虛擬原型上做了周期精確測量：進入定序模式19個時鐘周期，退出14個。按200MHz的定序器頻率，總開銷165納秒。一個25毫秒的控制窗口，模式切換吃掉不到十萬分之一的時間。
是結構性的時間隔離，控制任務在時間上被物理隔斷，定序期間絕對沒有任何通信數據包在總線上亂竄。
傳統架構里，外部MCU和雷達芯片之間的SPI通信可能在測量過程中和雷達數據流產生干擾，集成商要花大量精力做時序收斂。ART從架構層面把這個問題消解掉了。
ART不是憑空多出的設計，從一顆量產車載雷達收發器MMIC的虛擬原型上改出來的。需要四個硬件擴展：
◎ RVS集成：把RISC-V定序器作為芯片內部定序器使用，產生周期精確的前端控制信號。這條路徑不需要改動，RVS在定序模式下的確定性行為和之前完全一致。
◎ 管家CPU接口：ART MMIC內部的管家CPU負責芯片初始化、校準和模擬/混合信號模塊配置。RVS通過內部總線或專用郵箱和管家CPU交換配置和狀態信息。
◎ NVM存儲接入：把定序程序和控制固件都存進非易失性存儲器，片上或片外都可以。
◎ 外設控制接口：SPI、I2C、GPIO全接在RVS上，用來配置和監管序列化器等外圍器件，也接管之前由外部MCU負責的ECU與雷達模塊之間的通信。
硅面積開銷集中在連接和存儲上，不是一顆新處理器。論文的表述很清楚：省掉的外部MCU和它所有配套電路（電源軌、去耦電容、PCB走線），遠大于ART新增的RVS中心互聯和存儲接口。
傳統衛星雷達模塊的集成，對車企或Tier 1來說要同時維護兩條獨立軟件線：外部MCU的固件（Cortex-M0上跑），和定序器的程序（通常是領域專用指令集寫的）。
兩套固件鏡像、兩套構建管線、兩套測試流程、兩套OTA更新路徑，還有一個必須精確同步的MCU-定序器握手協議。系統集成商只給RVS寫一份固件。
控制代碼和定序函數在同一個RISC-V核上編譯運行，從控制模式切到定序模式只需要一次函數調用。不需要中斷、不需要trap、不需要跨核同步原語。
論文把這個稱為"unified programming model"，編程模型統一了。少了跨組件的時序依賴和模塊內部軟件接口，回歸測試的范圍收窄了。
ART不能包打天下，論文沒有回避限制條件。RVS在定序模式下不能跑任何控制任務。如果雷達工作在高占空比、接近連續波發射的極端場景，非測量窗口被壓到幾乎沒有，那時間多路復用就不夠用。
這種情況下，外部MCU或者專用的片上控制核還是需要的。衛星雷達本身的設計邏輯就是讓模塊側計算盡量小、把重活都丟給中央ECU。
在這個前提之下，25到40毫秒的窗口里塞下配置管理、狀態輪詢、標定請求這些低性能控制任務，綽綽有余。
減掉一個主動器件，就減掉了它的電源軌、去耦電容、走線面積、固件更新基礎設施、以及集成驗證中的跨芯片時序同步開銷。
