世界上有兩種電子工程師，一種遇到了信號(hào)完整性問題，另一種即將遇到！我們就先介紹信號(hào)完整性的基礎(chǔ)知識(shí)和測(cè)試分析。
數(shù)據(jù)中心依靠發(fā)送和接收系統(tǒng)中的通道來準(zhǔn)確、高效地傳輸重要信息。通道中性能不佳的器件可能會(huì)引發(fā)信號(hào)完整性問題，從而危及有效數(shù)據(jù)的傳輸。因此，開發(fā)具有高信號(hào)完整性的通道器件和互連組件至關(guān)重要。測(cè)試并識(shí)別器件中信號(hào)完整性問題的根源，進(jìn)而加以解決，是一項(xiàng)巨大的挑戰(zhàn)。
中央處理器（CPU）向發(fā)光二極管（LED）顯示器發(fā)送信息，就是一個(gè)典型的數(shù)字通信通道案例。該通道——即 CPU 與顯示器之間的所有組件——包含了顯卡、線纜和板載視頻處理器等互連器件。通道中的每一個(gè)器件以及器件間的連接，都可能對(duì) CPU 傳輸?shù)臄?shù)據(jù)造成干擾。
信號(hào)完整性問題可能包括串?dāng)_、延遲、振鈴和電磁干擾。盡早解決信號(hào)完整性問題，有助于開發(fā)出可靠性更高、成本更低的高性能產(chǎn)品。
信號(hào)完整性的背景
系統(tǒng)的信號(hào)完整性（Signal Integrity SI）衡量的是電信號(hào)在進(jìn)入和離開電路期間發(fā)生變化的程度。對(duì)于數(shù)字電子設(shè)備而言，這種信號(hào)是一種電流，其電壓隨時(shí)間在“高”值和“低”值之間變化。
信號(hào)完整性是任何現(xiàn)代電子系統(tǒng)的基石。
為什么使用“完整性”一詞呢？
業(yè)界使用“完整性”（integrity）一詞，意指遵循既定規(guī)范、保持未受損狀態(tài)以及保持完整與統(tǒng)一。如果信號(hào)波形因串?dāng)_、阻抗不匹配或損耗而與原始波形產(chǎn)生顯著差異，接收端將無法正確讀取信號(hào)，從而引發(fā)信號(hào)完整性問題。正因如此，信號(hào)完整性工程——即分析并改善信號(hào)完整性問題——已成為集成電路（IC）、IC 封裝及印制電路板（PCB）設(shè)計(jì)中的重要環(huán)節(jié)。
隨著信號(hào)傳輸速度的提升以及 PCB 和封裝尺寸的縮小，應(yīng)對(duì)信號(hào)完整性問題的難度也隨之增加。高速數(shù)字信號(hào)和更精細(xì)的幾何尺寸使得信號(hào)噪聲和失真現(xiàn)象更為顯著。然而，盡管挑戰(zhàn)日益嚴(yán)峻，業(yè)界對(duì)如何應(yīng)對(duì)這些問題的理解也在不斷加深，工程師用于定義、仿真及調(diào)整電子系統(tǒng)的工具能力同樣在不斷提升。
當(dāng)電子從驅(qū)動(dòng)端流向接收端時(shí)，受材料電阻、電子運(yùn)動(dòng)產(chǎn)生的電磁場(chǎng)、外部電磁場(chǎng)感應(yīng)電流以及電路電容等因素影響，信號(hào)波形會(huì)發(fā)生失真，并伴隨噪聲、時(shí)間偏移及幅度衰減。在 PCB中，材料特性、構(gòu)成電路的走線形狀、各層的位置與厚度，以及層間電流傳輸方式，都是導(dǎo)致上述效應(yīng)的關(guān)鍵因素。
此外，還必須提及與信號(hào)完整性密切相關(guān)的“電源完整性”問題。如果說信號(hào)完整性關(guān)注的是 PCB 上信號(hào)的保真度，那么電源完整性關(guān)注的則是輸送給信號(hào)收發(fā)組件的電源質(zhì)量。阻抗、電感和衰減等影響信號(hào)完整性的因素，同樣會(huì)對(duì)電源完整性產(chǎn)生影響。鑒于兩者之間可能存在相互制約的關(guān)系（即一方的變化可能對(duì)另一方產(chǎn)生負(fù)面影響），工程師在優(yōu)化設(shè)計(jì)時(shí)，需要對(duì)這兩方面進(jìn)行同步仿真與測(cè)量。
什么是信號(hào)完整性 (Signal Integrity)？
圖 顯示 DDR3 信號(hào)波形的仿真眼圖
在數(shù)字電子技術(shù)中，二進(jìn)制數(shù)值流通常由電壓（或電流）波形來表示。然而，數(shù)字信號(hào)本質(zhì)上屬于模擬信號(hào)，所有信號(hào)都會(huì)受到噪聲、失真和損耗等因素的影響。在短距離和低比特率傳輸時(shí)，簡(jiǎn)單的導(dǎo)體即可保持足夠的信號(hào)保真度；但在高比特率、長(zhǎng)距離傳輸或通過各種介質(zhì)傳輸時(shí)，各種效應(yīng)可能導(dǎo)致電信號(hào)嚴(yán)重劣化，進(jìn)而引發(fā)錯(cuò)誤，甚至導(dǎo)致系統(tǒng)或設(shè)備故障。而信號(hào)完整性工程的任務(wù)正是分析并減輕這些效應(yīng)的影響。
信號(hào)完整性是電子封裝與組裝各個(gè)層級(jí)中的重要環(huán)節(jié)，涵蓋了從集成電路（IC）內(nèi)部互連，到封裝、印制電路板（PCB）、背板以及系統(tǒng)間互連的全過程。盡管這些層級(jí)存在一些共性，但在實(shí)際應(yīng)用中（特別是考慮到互連傳輸延遲與比特周期之間的關(guān)系時(shí)），片內(nèi)互連與芯片間互連在處理信號(hào)完整性問題的方法上存在顯著差異。
“數(shù)字信號(hào)在傳輸?shù)倪^程中，由于阻抗匹配、串?dāng)_等原因?qū)е滦盘?hào)變差。數(shù)字信號(hào)完整性就是研究信號(hào)在傳輸過程中的保真度問題 (波形質(zhì)量問題）。”
數(shù)字信號(hào)的波形質(zhì)量問題
信號(hào)完整性領(lǐng)域關(guān)注的主要問題包括振鈴（ringing）、串?dāng)_（crosstalk）、地彈（ground bounce）、失真、信號(hào)損耗以及電源噪聲。
在測(cè)試測(cè)量中，信號(hào)完整性是電子系統(tǒng)和組件（尤其是高速數(shù)字設(shè)備）設(shè)計(jì)中的關(guān)鍵因素。信號(hào)完整性不佳可能導(dǎo)致數(shù)據(jù)傳輸錯(cuò)誤、性能下降，甚至引發(fā)硬件故障。
為什么信號(hào)完整性至關(guān)重要？
如果忽視信號(hào)完整性問題，數(shù)字設(shè)備可能會(huì)出現(xiàn)嚴(yán)重故障。最嚴(yán)重的問題在于信號(hào)發(fā)生嚴(yán)重失真，導(dǎo)致電路上傳輸?shù)摹?”或“1”無法被正確接收，從而產(chǎn)生錯(cuò)誤的二進(jìn)制數(shù)值。此外，當(dāng)噪聲或時(shí)間延遲過大時(shí)，設(shè)備也可能無法正常工作。在當(dāng)今高度復(fù)雜的印制電路板（PCB）設(shè)計(jì)中，往往包含數(shù)百條走線；只要其中一條信號(hào)路徑存在信號(hào)完整性問題，就可能導(dǎo)致整塊電路板無法使用。
受物理定律制約，信號(hào)在電路中傳輸并到達(dá)另一端時(shí)，必然會(huì)發(fā)生某種程度的變化。設(shè)計(jì)團(tuán)隊(duì)若能深入理解信號(hào)完整性分析的基礎(chǔ)知識(shí)，掌握信號(hào)完整性（SI）對(duì)現(xiàn)代電路設(shè)計(jì)的影響，并學(xué)會(huì)識(shí)別與解決相關(guān)問題，便能最大限度地優(yōu)化設(shè)備中的信號(hào)完整性，從而推動(dòng)產(chǎn)品向更小尺寸和更高頻率的方向發(fā)展。
數(shù)字信號(hào)完整性的重要性，包括：
損壞電路中的敏感器件；
造成數(shù)字電路的時(shí)序問題；
引起接收機(jī)誤判；
各種協(xié)會(huì)的強(qiáng)制要求
何時(shí)需要關(guān)注信號(hào)完整性？
在以下幾種情況下，信號(hào)完整性至關(guān)重要：
高速數(shù)字系統(tǒng) - 數(shù)據(jù)速率超過 1 Gbps 時(shí)，需要特別注意信號(hào)完整性。
射頻系統(tǒng) - 信號(hào)完整性在射頻 (RF) 系統(tǒng)中尤為重要，因?yàn)榧词故巧倭扛蓴_也可能導(dǎo)致問題。
模擬系統(tǒng) - 雖然模擬系統(tǒng)中的信號(hào)完整性不如數(shù)字系統(tǒng)那么重要，但在某些情況下，它仍然可能是一個(gè)影響因素。
如果您正在設(shè)計(jì)或使用上述任何系統(tǒng)，最好了解潛在的信號(hào)完整性問題。
如何提高信號(hào)完整性？
提高系統(tǒng)信號(hào)完整性的基本步驟如下：
使用高質(zhì)量元件。使用高質(zhì)量元件有助于降低噪聲和干擾。
保持走線短。走線應(yīng)盡可能短，以最大限度地減少阻抗失配。
最大限度地減少串?dāng)_。保持走線間距并使用屏蔽電纜可以最大限度地減少串?dāng)_。
遵循以下簡(jiǎn)單指南，有助于確保系統(tǒng)具有良好的信號(hào)完整性。
同時(shí)開關(guān)噪聲（地彈）
什么是同時(shí)開關(guān)噪聲（地彈）？
同時(shí)開關(guān)噪聲（地彈）是指多個(gè)數(shù)字輸出驅(qū)動(dòng)器同時(shí)開啟和關(guān)閉時(shí)產(chǎn)生的干擾。它是由電源和接地層的電感引起的，可以通過正確的接地技術(shù)和在每個(gè)輸出之間使用電阻來最大限度地降低。接地技術(shù)包括使用星形接地、保持走線短以及使用電源層和接地層。
電子在材料中移動(dòng)時(shí)涉及的物理效應(yīng)會(huì)影響信號(hào)的完整性。麥克斯韋方程組描述了電荷與電流之間的關(guān)系、電流如何產(chǎn)生電磁場(chǎng)，以及電磁場(chǎng)如何反過來影響電流。
簡(jiǎn)而言之，PCB（印制電路板）上的互連結(jié)構(gòu)（對(duì)于數(shù)字信號(hào)而言稱為傳輸線）表現(xiàn)出天線、電阻器和電容器的特性。信號(hào)特性、導(dǎo)體與介質(zhì)材料的屬性、幾何形狀，以及電路和層在PCB中的相對(duì)位置，共同決定了麥克斯韋方程組所描述的物理效應(yīng)的強(qiáng)度及其影響。
上述基本物理效應(yīng)導(dǎo)致信號(hào)完整性問題主要分為以下四類：
1. 電磁干擾 (EMI) / 電磁兼容性 (EMC)
在任何高頻電路中，若幾何形狀與頻率的組合恰好滿足特定條件，走線或過孔就會(huì)變成天線，向外發(fā)射信號(hào)。這些信號(hào)可能與同一PCB上的其他電路，或者同一設(shè)備（或鄰近設(shè)備）內(nèi)的其他器件、連接器及線纜發(fā)生耦合。當(dāng)其他電路受到干擾時(shí)，電磁場(chǎng)中的能量會(huì)感應(yīng)出電流，從而在信號(hào)中產(chǎn)生噪聲。此外，發(fā)射電磁波還會(huì)導(dǎo)致信號(hào)電壓降低，因?yàn)榻㈦姶艌?chǎng)的過程會(huì)消耗功率。設(shè)計(jì)人員必須盡量減少電磁干擾 (EMI)，同時(shí)確保所開發(fā)的設(shè)備能夠與其運(yùn)行的電磁環(huán)境相兼容 (EMC)。
2. 串?dāng)_ (Crosstalk)
串?dāng)_是電磁相互作用的另一種形式。當(dāng)彼此靠近的高速走線發(fā)生電場(chǎng)和磁場(chǎng)耦合時(shí)，就會(huì)產(chǎn)生串?dāng)_。這種不期望的信號(hào)源自所謂的“干擾線”（aggressor trace），它與相鄰的“受擾線”（victim trace，即傳輸線）發(fā)生耦合。耦合類型包括：
電容性耦合：由干擾電路的電場(chǎng)在受擾電路中感應(yīng)出電壓引起
電感性耦合：由干擾電路的磁場(chǎng)在受擾電路中感應(yīng)出電壓引起
傳導(dǎo)性耦合：由兩個(gè)信號(hào)的電流在接地平面的回流路徑上發(fā)生耦合引起
3. 同步開關(guān)噪聲 (SSN) 引起的地彈 (Ground Bounce)
當(dāng)?shù)貜棸l(fā)生時(shí)，意味著PCB上各點(diǎn)的信號(hào)地電位不一致。這是一種信號(hào)完整性問題，起因是多個(gè)電路同時(shí)在“高”電平與“低”電平狀態(tài)之間切換，從而導(dǎo)致地平面上的電壓升高。這使得低電平（即二進(jìn)制信號(hào)中的“0”）的電壓高于預(yù)期值。有時(shí)，這種電壓跳變（反彈）幅度過大，甚至?xí)?dǎo)致系統(tǒng)誤將低電平讀作高電平。
4. 阻抗不匹配
設(shè)計(jì)人員必須考慮交流（AC）電路的阻抗。阻抗是指對(duì)電流流動(dòng)以及由電感和電容引起的電流變化的阻礙作用。當(dāng)電路某處的阻抗發(fā)生變化時(shí)，就會(huì)出現(xiàn)阻抗不匹配現(xiàn)象。這種不匹配會(huì)導(dǎo)致部分信號(hào)發(fā)生反射，并在傳輸路徑上反復(fù)來回傳播，直至信號(hào)衰減消失。阻抗不匹配不僅會(huì)給信號(hào)引入噪聲，還可能導(dǎo)致時(shí)序上的不確定性，即所謂的“抖動(dòng)”（jitter）。評(píng)估阻抗不匹配的常用工具是時(shí)域反射計(jì)（TDR）。TDR 通過測(cè)量傳輸線上的信號(hào)反射情況來進(jìn)行分析。
信號(hào)完整性的發(fā)展
信號(hào)完整性 SI 的未來是不斷提高的數(shù)據(jù)速率、不斷提高的時(shí)鐘速度以及不斷增長(zhǎng)的帶寬需求。封裝需求還推動(dòng)系統(tǒng)使用更小的 PCB，在這些 PCB 上封裝更多的元件，并使用柔性 PCB 將它們彎曲成復(fù)雜的形狀。為了滿足行業(yè)需求并擴(kuò)大市場(chǎng)份額，公司將引入新的制造工藝并嘗試不同的材料。兩者都會(huì)影響信號(hào)完整性。
在不久的將來將會(huì)加速的另一個(gè)趨勢(shì)是布局和仿真之間更緊密的集成，在設(shè)計(jì)過程中引入更多的物理原理。在制定 PCB 策略時(shí)，工程師將能夠探索其設(shè)計(jì)的電磁場(chǎng)、電源完整性、熱特性和機(jī)械魯棒性。
與其他事物一樣，人工智能 (AI) 將在未來最大限度地減少信號(hào)完整性問題中發(fā)揮作用。在將原理圖轉(zhuǎn)換為 PCB 布局時(shí)，許多布局工具已經(jīng)使用舊形式的 AI 來強(qiáng)制執(zhí)行設(shè)計(jì)規(guī)則來路由走線。新一代生成式人工智能工具將極大提高設(shè)計(jì)和仿真工具的能力。
什么是信號(hào)完整性測(cè)試？
隨著信號(hào)傳輸速率的提高和電壓擺幅的減小，抖動(dòng)在單位間隔（UI）中所占的比例變得日益顯著，而可容忍的噪聲水平也在不斷降低。對(duì)于通信設(shè)備而言，通過測(cè)試設(shè)備輸出的信號(hào)以及接口處的輸入信號(hào)，可以檢測(cè)出信號(hào)完整性問題。若需改善信號(hào)質(zhì)量，則必須對(duì)設(shè)備內(nèi)部信號(hào)電路及時(shí)鐘電路的波形進(jìn)行分析。導(dǎo)致信號(hào)完整性問題的其他潛在因素還包括設(shè)備的電源電路以及內(nèi)部產(chǎn)生的電磁干擾（EMI）。
您面臨哪些信號(hào)完整性測(cè)試挑戰(zhàn)？
導(dǎo)致設(shè)備出現(xiàn)信號(hào)完整性問題的潛在原因多種多樣，包括設(shè)計(jì)的物理布局、性能不佳的元器件以及多種因素疊加產(chǎn)生的綜合影響。為了全面了解所有相關(guān)問題，測(cè)試儀器必須能夠同時(shí)在頻域和時(shí)域內(nèi)提供一系列強(qiáng)大的分析功能。
隨著數(shù)據(jù)速率的提高和工作電壓的降低，系統(tǒng)需要具備超低抖動(dòng)特性且附加相位噪聲極低的參考時(shí)鐘。在進(jìn)行超低相位噪聲時(shí)鐘信號(hào)測(cè)量（且需排除數(shù)據(jù)相關(guān)抖動(dòng)影響）時(shí)，必須以極高的相位噪聲靈敏度對(duì)鎖相環(huán)（PLL）中的抖動(dòng)衰減器和頻率合成器級(jí)進(jìn)行測(cè)試。
將抖動(dòng)降至最低，首先要從元器件層面的測(cè)試做起。若要對(duì)壓控振蕩器（VCO）進(jìn)行全面分析，則需要對(duì)電壓-頻率特性、功率、靈敏度和電流進(jìn)行高精度測(cè)量。
PCIe 5.0 等高數(shù)據(jù)速率串行接口標(biāo)準(zhǔn)對(duì)最大插入損耗做出了明確規(guī)定。由于 PCB 上的信號(hào)走線是導(dǎo)致插入損耗的主要原因，因此精確測(cè)量走線隨距離變化的損耗便成為一項(xiàng)關(guān)鍵指標(biāo)。為了獲得具有實(shí)際意義的測(cè)量結(jié)果，必須充分考慮連接測(cè)試儀器與走線測(cè)試點(diǎn)時(shí)所用探頭帶來的影響。
總之，信號(hào)完整性測(cè)試用于驗(yàn)證并表征系統(tǒng)中電信號(hào)的質(zhì)量。它是電子設(shè)備（尤其是高速運(yùn)行的設(shè)備）設(shè)計(jì)與驗(yàn)證過程中不可或缺的一環(huán)。
信號(hào)完整性測(cè)試種類繁多，每種測(cè)試都針對(duì)信號(hào)質(zhì)量的特定方面。常見的測(cè)試項(xiàng)目包括眼圖分析、抖動(dòng)測(cè)量以及誤碼率（BER）測(cè)試。
數(shù)字系統(tǒng)信號(hào)完整性測(cè)試基礎(chǔ)
評(píng)估數(shù)字系統(tǒng)的信號(hào)完整性時(shí)，需要測(cè)量若干基本參數(shù)。
抖動(dòng)（Jitter）測(cè)試 - 抖動(dòng)是對(duì)數(shù)字信號(hào)時(shí)序變異性的度量，受噪聲、串?dāng)_和阻抗不匹配等多種因素影響。
隨著數(shù)字電子電路中時(shí)鐘頻率不斷提高，抖動(dòng)測(cè)試（也稱為時(shí)序抖動(dòng)測(cè)試）對(duì)信號(hào)完整性（SI）工程師而言變得日益重要。時(shí)鐘頻率越高，相應(yīng)的眼圖張開度（eye opening）就越小，從而對(duì)抖動(dòng)容限提出了更嚴(yán)格的要求。例如，現(xiàn)代計(jì)算機(jī)主板采用的串行總線架構(gòu)，其眼圖張開度僅為 160 皮秒甚至更?。幌啾戎?，性能相當(dāng)?shù)牟⑿锌偩€架構(gòu)的眼圖張開度通常在 1000 皮秒量級(jí)，顯得大得多。導(dǎo)致抖動(dòng)的主要因素包括：熱噪聲、串?dāng)_以及“噪聲較大的接地連接”。這些因素都會(huì)導(dǎo)致信號(hào)在觸發(fā)點(diǎn)處出現(xiàn)脈沖間的各種不穩(wěn)定性。此外，還可以人為地向系統(tǒng)中注入抖動(dòng)，以測(cè)試系統(tǒng)的抖動(dòng)容限。
眼圖（Eye diagram）- 眼圖是數(shù)字信號(hào)的一種圖形化表示，展示了信號(hào)電壓隨時(shí)間的變化情況，可用于評(píng)估隨機(jī)抖動(dòng)。
如何利用眼圖分析直觀呈現(xiàn)信號(hào)完整性？
眼圖分析是探究信號(hào)完整性時(shí)最常用的工具之一。眼圖（也稱為眼形圖）是一種觀察數(shù)字電路隨時(shí)間變化的響應(yīng)情況的方法。將重復(fù)信號(hào)輸入待測(cè)電路，并隨時(shí)間推移測(cè)量輸出信號(hào)。各個(gè)數(shù)據(jù)位在時(shí)域（X 軸）和幅值（Y 軸）上相互重疊顯示。由于輸入信號(hào)為方波，理想電路產(chǎn)生的波形應(yīng)呈現(xiàn)為上下兩條水平線和中間兩條垂直線；水平方向的間距對(duì)應(yīng)一個(gè)數(shù)據(jù)位的時(shí)長(zhǎng)，垂直方向的間距則對(duì)應(yīng)信號(hào)的電壓差。
然而，現(xiàn)實(shí)中不存在完美的電路，因此波形會(huì)演變成類似“眼睛”的形狀。前文提到的信號(hào)完整性問題會(huì)表現(xiàn)為波形偏離理想直線狀態(tài)而產(chǎn)生的失真。下圖展示了用于揭示電路問題的關(guān)鍵參數(shù)。上升時(shí)間、下降時(shí)間、抖動(dòng)以及眼圖交叉百分比等參數(shù)，能夠反映信號(hào)的失真情況，并揭示系統(tǒng)噪聲對(duì)信號(hào)產(chǎn)生的影響。
通過對(duì)比布線、幾何結(jié)構(gòu)或材料變更前后的眼圖，設(shè)計(jì)人員可以直觀地評(píng)估這些改動(dòng)如何改善電路的信號(hào)完整性。
這種分析方法最初是為了利用示波器快速直觀地呈現(xiàn)電路信號(hào)完整性而開發(fā)的。如今，工程師利用眼圖來評(píng)估電路性能，并將其與仿真預(yù)測(cè)結(jié)果進(jìn)行比對(duì)。這使得設(shè)計(jì)人員能夠在PCB原型制作之前，快速探索各種變更方案并直觀了解其影響。
誤碼率（BER）測(cè)試 - 誤碼率衡量的是接收錯(cuò)誤的比特（bit）所占的比例。高誤碼率表明信號(hào)完整性較差。
以上僅為評(píng)估信號(hào)完整性時(shí)需要測(cè)量的幾個(gè)重要參數(shù)。其他相關(guān)因素還包括噪聲、串?dāng)_和阻抗不匹配。
芯片上信號(hào)完整性
隨著現(xiàn)代集成電路復(fù)雜性的增加，利用傳統(tǒng)方法進(jìn)行測(cè)試變得日益困難，因此芯片上信號(hào)完整性測(cè)試正成為一個(gè)日益受關(guān)注的領(lǐng)域。片上信號(hào)完整性測(cè)試既可以使用專用硬件和軟件進(jìn)行，也可以通過在集成電路內(nèi)部嵌入測(cè)試電路來實(shí)現(xiàn)。
芯片間信號(hào)完整性
此類測(cè)試側(cè)重于兩個(gè)或多個(gè)集成電路之間傳輸?shù)男盘?hào)質(zhì)量。測(cè)試通常在連接這些芯片器件的測(cè)試板上進(jìn)行。與片上測(cè)試相比，這種方法具有一定優(yōu)勢(shì)，因?yàn)樗试S使用更符合實(shí)際應(yīng)用場(chǎng)景的信號(hào)路徑。
圖：由端接不匹配引起的反射。該脈沖的上升時(shí)間為 100 ps。使用 Quite Universal Circuit Simulator (Qucs) 進(jìn)行仿真。參見時(shí)域反射測(cè)量法 (TDR)。
如何評(píng)估示波器的信號(hào)完整性？
在評(píng)估示波器的信號(hào)完整性時(shí)，需要考慮多種因素。其中一些關(guān)鍵因素如下。
抖動(dòng)是衡量示波器信號(hào)時(shí)序穩(wěn)定性的指標(biāo)。與抖動(dòng)較大的示波器相比，抖動(dòng)較小的示波器能夠以更高的保真度捕獲重復(fù)性信號(hào)。 這些只是評(píng)估信號(hào)完整性時(shí)需要考慮的部分指標(biāo)。其他重要因素還包括輸入阻抗、頻率響應(yīng)和相位噪聲。 |
信號(hào)完整性分析有哪些方法？
下面介紹信號(hào)完整性分析的九種測(cè)試方法
1. 波形測(cè)試
波形測(cè)試是信號(hào)完整性測(cè)試中最基本的方法，通常使用示波器進(jìn)行。通過測(cè)試波形特性，分析幅度、邊沿時(shí)間等指標(biāo)是否符合協(xié)議標(biāo)準(zhǔn)（如LVDS、CML），重點(diǎn)關(guān)注過沖（overshoot）、下沖（undershoot）以及上升/下降時(shí)間，適用于單根信號(hào)線的質(zhì)量評(píng)估。
2. 眼圖測(cè)試
眼圖分析是探究信號(hào)完整性最常用的工具之一。眼圖是一種觀察數(shù)字電路隨時(shí)間變化的響應(yīng)的方法。它利用示波器將重復(fù)信號(hào)輸入待測(cè)電路，并測(cè)量隨時(shí)間變化的輸出信號(hào)，從而分析眼高、眼寬和噪聲容限，評(píng)估串行總線（如PCIe、USB）的信號(hào)質(zhì)量。進(jìn)行眼圖測(cè)試時(shí)，需注意測(cè)試波形的數(shù)量（尤其是用于判定接口眼圖是否符合規(guī)范時(shí)），若數(shù)量過少，測(cè)得的波形抖動(dòng)會(huì)偏小。通常情況下，最佳測(cè)試波形數(shù)量約為3000個(gè)，并應(yīng)使用帶寬至少為信號(hào)頻率3倍的示波器。
3. 抖動(dòng)測(cè)試
抖動(dòng)測(cè)試是通過時(shí)間間隔分析儀量化信號(hào)周期抖動(dòng)（Jitter）和時(shí)序偏差，以定位時(shí)鐘信號(hào)的穩(wěn)定性問題；該方法常用于DDR及高速SerDes接口的時(shí)序容限驗(yàn)證。
4. TDR測(cè)試
TDR（時(shí)域反射）測(cè)試目前用于PCB信號(hào)線及器件的阻抗測(cè)試，涵蓋單端信號(hào)線、差分信號(hào)線、連接器電纜等對(duì)象。此類測(cè)試通常要求測(cè)試條件與實(shí)際應(yīng)用場(chǎng)景緊密相關(guān)。
5. 時(shí)序測(cè)試
時(shí)序測(cè)試通過同步測(cè)量信號(hào)延遲、時(shí)鐘偏斜（Skew）等參數(shù)，驗(yàn)證并行總線（如DDR4）的時(shí)序窗口匹配情況，從而避免因數(shù)據(jù)沖突導(dǎo)致系統(tǒng)故障。 6. 頻譜測(cè)試
通過頻譜分析儀進(jìn)行頻譜測(cè)試，以檢測(cè)信號(hào)諧波、雜散噪聲及其他頻域特性，從而定位導(dǎo)致EMI（電磁干擾）超標(biāo)的根本原因；該測(cè)試適用于射頻電路及高速數(shù)字信號(hào)輻射干擾分析。
7. 頻域阻抗測(cè)試
頻域阻抗測(cè)試?yán)檬噶烤W(wǎng)絡(luò)分析儀（VNA）測(cè)量傳輸線在不同頻率下的阻抗特性，并驗(yàn)證高頻信號(hào)（如毫米波）的阻抗連續(xù)性。
8. 傳輸線損耗測(cè)試
傳輸線損耗測(cè)試通過VNA或TDR測(cè)量PCB走線中的信號(hào)衰減量，評(píng)估高頻信號(hào)（如HDMI 2.1）的鏈路損耗是否符合插入損耗（IL）規(guī)范要求。
9. BER（誤碼率）測(cè)試
BER測(cè)試?yán)谜`碼率測(cè)試儀發(fā)送特定的數(shù)據(jù)碼型，并統(tǒng)計(jì)接收端的誤碼率，以驗(yàn)證高速接口（如PCIe Gen5）的可靠性。該測(cè)試通常與眼圖測(cè)試結(jié)合進(jìn)行。
在實(shí)際工程應(yīng)用中，上述測(cè)試手段的選擇需視具體被測(cè)對(duì)象而定，并進(jìn)行針對(duì)性分析。例如，某些場(chǎng)景需要關(guān)注接口特性，另一些則需進(jìn)行眼圖、阻抗及BER測(cè)試等。此外，對(duì)于普通電路板，可采用波形測(cè)試、時(shí)序測(cè)試等方法；若電路設(shè)計(jì)涉及高速信號(hào)，可使用TDR測(cè)試；針對(duì)高速串行信號(hào)或時(shí)鐘信號(hào)，還可進(jìn)行抖動(dòng)（Jitter）測(cè)試等。
關(guān)于信號(hào)完整性的常見問題
什么是 ADC 位和有效位數(shù) (ENOB)？
ADC 位是指模數(shù)轉(zhuǎn)換器 (ADC) 用于量化輸入信號(hào)的位數(shù)。位數(shù)越多，轉(zhuǎn)換精度越高。有效位數(shù) (ENOB) 用于衡量 ADC 的精度。它考慮了噪聲和失真等可能降低轉(zhuǎn)換精度的因素。
什么是阻抗和布線？
阻抗是衡量電流流動(dòng)阻力的指標(biāo)，用字母“Z”表示，單位為歐姆。
布線是指設(shè)計(jì)電路板上走線路徑的過程。布線時(shí)必須考慮阻抗，因?yàn)樽杩共黄ヅ鋾?huì)導(dǎo)致信號(hào)反射，從而降低信號(hào)完整性。
什么是電磁干擾 (EMI)？
電磁干擾 (EMI) 是一種會(huì)降低電子設(shè)備性能的干擾。它由電磁場(chǎng)引起，可以通過屏蔽和正確的接地技術(shù)來最大限度地減少。
混合信號(hào)示波器圖片
像混合信號(hào)示波器可用于測(cè)量模擬信號(hào)和數(shù)字信號(hào)?；旌闲盘?hào)示波器常用于信號(hào)完整性測(cè)試，即測(cè)量信號(hào)質(zhì)量的過程。信號(hào)完整性會(huì)受到多種因素的影響，包括噪聲、串?dāng)_和阻抗不匹配。
信號(hào)完整性的四個(gè)主要問題是什么？
單一網(wǎng)絡(luò)上的信號(hào)質(zhì)量（Signal Quality）-由于信號(hào)及回路阻抗不連續(xù)造成的反射和信號(hào)失真
網(wǎng)絡(luò)間的串?dāng)_（Cross Talk）-網(wǎng)絡(luò)間存在的容性耦合和感性耦合
軌道塌陷噪聲（Rail-Collapse Noise）-電源與地分布網(wǎng)絡(luò)中，電源和地路徑的電流發(fā)生變化時(shí)在電源路徑與地路徑間阻抗上可產(chǎn)生壓降
電磁干擾-噪聲源、輻射傳播路徑和天線
什么是信號(hào)完整性原理？
信號(hào)完整性主要涉及電子產(chǎn)品內(nèi)部用于傳輸信號(hào)的導(dǎo)線及其他封裝結(jié)構(gòu)的電氣性能。這種性能基于基本的物理原理，因此自電子信號(hào)傳輸技術(shù)誕生以來，其基本特性一直保持相對(duì)穩(wěn)定。
最常見的信號(hào)完整性問題有哪些？
? 反射（Reflection）：當(dāng)信號(hào)在傳輸線（走線）上傳輸并遇到阻抗（交流電的阻力）變化時(shí)，會(huì)發(fā)生來回反彈的現(xiàn)象，從而引起振鈴（ringing）效應(yīng)。
? 串?dāng)_（Crosstalk）：一條導(dǎo)線上的信號(hào)意外泄漏到相鄰導(dǎo)線上，產(chǎn)生非預(yù)期的噪聲。
? 抖動(dòng)（Jitter）：信號(hào)中出現(xiàn)不希望有的時(shí)序偏移，導(dǎo)致數(shù)據(jù)到達(dá)時(shí)間過早或過晚。
工程師使用哪些工具來測(cè)試信號(hào)完整性？
? 示波器（Oscilloscope）：一種捕獲實(shí)時(shí)電壓信號(hào)的設(shè)備，有助于檢測(cè)噪聲、失真和電壓降。
? 矢量網(wǎng)絡(luò)分析儀（VNA）：用于測(cè)試能量在電路中的流動(dòng)情況，測(cè)量信號(hào)的損耗或反射量。
? 時(shí)域反射計(jì)（TDR）：通過向?qū)Ь€發(fā)送脈沖信號(hào)，來定位斷路或連接不良的位置。
什么是“眼圖”（Eye Diagram）？為什么要使用它？
眼圖是一種通過將多個(gè)數(shù)據(jù)位（bit）重疊顯示而生成的波形圖，其形狀酷似人眼。眼圖張開（“睜眼”）表示信號(hào)質(zhì)量良好；眼圖閉合（“閉眼”）則意味著存在過多的噪聲或抖動(dòng)，可能導(dǎo)致數(shù)據(jù)錯(cuò)誤。
如何從設(shè)計(jì)初期預(yù)防信號(hào)完整性問題？
? 走線間距：保持導(dǎo)線之間有足夠的間距，以防止串?dāng)_。
? 匹配長(zhǎng)度：確保成對(duì)的導(dǎo)線（如 USB 差分對(duì)走線）長(zhǎng)度完全一致。
? 仿真：在制造物理電路板之前，先在計(jì)算機(jī)上運(yùn)行電路的數(shù)字模型進(jìn)行仿真。
在哪里可以了解更多關(guān)于信號(hào)完整性（SI）標(biāo)準(zhǔn)的信息？
信號(hào)完整性的具體要求取決于所使用的技術(shù)（例如 PCIe 或 USB）。您可以查閱相關(guān)的詳細(xì)工程技術(shù)資料和測(cè)試方法。
EMI（電磁干擾）與信號(hào)完整性有什么區(qū)別？
就信號(hào)完整性而言，問題主要局限于少數(shù)幾條高速信號(hào)走線。高速串行數(shù)據(jù)傳輸是關(guān)注重點(diǎn)，設(shè)計(jì)時(shí)需著重考慮信號(hào)路徑、回流路徑以及相鄰的金屬結(jié)構(gòu)。而對(duì)于 EMI，問題則主要集中在進(jìn)出電路板的線路（如輸入/輸出線）上。
什么是信號(hào)完整性問題？
如果信號(hào)波形因串?dāng)_、阻抗不匹配或損耗而發(fā)生顯著畸變，導(dǎo)致接收端無法正確讀取信號(hào)，便會(huì)產(chǎn)生信號(hào)完整性問題。
如何測(cè)試信號(hào)完整性？
信號(hào)完整性（SI）測(cè)試是指測(cè)量并驗(yàn)證 PCB 上數(shù)字信號(hào)和模擬信號(hào)電氣質(zhì)量的過程。它確保數(shù)據(jù)能從發(fā)送端無失真地傳輸?shù)浇邮斩恕Ｔ诙嗲д孜唬╩ulti-gigabit）速率下，工程師通常使用特定的測(cè)試結(jié)構(gòu)、示波器和分析儀進(jìn)行測(cè)試。
PCB 布局中的 3H 規(guī)則是什么？
在 PCB 布局中，3H 規(guī)則是一項(xiàng)旨在減少電磁干擾（EMI）和信號(hào)串?dāng)_的指導(dǎo)原則。該規(guī)則規(guī)定，高速走線與其他銅結(jié)構(gòu)（如相鄰走線、平面邊緣或板邊緣）之間應(yīng)保持至少三倍于介質(zhì)高度（H）的空氣間隙，其中 H 指信號(hào)層與其最近的參考地平面之間的距離。
信號(hào)完整性中的阻抗是指什么？
要有效設(shè)計(jì)電子系統(tǒng)并進(jìn)行故障排查，理解阻抗及其對(duì)信號(hào)完整性的影響至關(guān)重要。從本質(zhì)上講，阻抗是衡量電路在特定頻率下對(duì)交流電（AC）流動(dòng)阻礙程度的指標(biāo)。
信號(hào)完整性中的反射是指什么？
信號(hào)反射源于阻抗不匹配和阻抗不連續(xù)性。它們主要在 PCB 互連結(jié)構(gòu)中引起振鈴（ringing）現(xiàn)象。在每次反射發(fā)生時(shí)，信號(hào)的瞬態(tài)響應(yīng)表現(xiàn)為阻尼振蕩，這正是振鈴現(xiàn)象的體現(xiàn)。
如何保持信號(hào)完整性？
隔離噪聲信號(hào)與敏感信號(hào) —— 保持?jǐn)?shù)字信號(hào)、模擬信號(hào)和電源信號(hào)相互分離。避免將高速或高噪聲信號(hào)的走線靠近敏感的模擬信號(hào)走線。利用保護(hù)走線（guard traces）或接地層來隔離關(guān)鍵信號(hào)。
管理電源完整性 —— 電源噪聲會(huì)降低信號(hào)完整性。
PCB 設(shè)計(jì)中的 3W 規(guī)則是什么？
3W 規(guī)則是一項(xiàng) PCB 布局準(zhǔn)則，規(guī)定相鄰信號(hào)走線之間的中心距應(yīng)至少為走線寬度的 3 倍。其主要目的是最大限度地減少平行走線之間的電磁和感應(yīng)“串?dāng)_”（即不希望出現(xiàn)的信號(hào)耦合）。
信號(hào)完整性工程師的工作內(nèi)容是什么？
識(shí)別并評(píng)估新技術(shù)與新方法，以提升產(chǎn)品設(shè)計(jì)中的信號(hào)完整性和電源完整性；憑借在信號(hào)完整性領(lǐng)域的專業(yè)知識(shí)，助力新產(chǎn)品與新技術(shù)的開發(fā)。進(jìn)行仿真與建模，以識(shí)別并排查信號(hào)完整性問題。
過孔（via）如何影響信號(hào)完整性？
由于過孔具有電感和電容特性，它們會(huì)在信號(hào)路徑中引入阻抗不連續(xù)性。這種不連續(xù)性會(huì)導(dǎo)致信號(hào)反射，進(jìn)而降低信號(hào)完整性。
如何檢查信號(hào)完整性？
信號(hào)完整性（SI）測(cè)試是指測(cè)量并驗(yàn)證 PCB 上數(shù)字信號(hào)與模擬信號(hào)電氣質(zhì)量的過程。該測(cè)試旨在確保數(shù)據(jù)能夠無失真地從發(fā)送端傳輸至接收端。在多千兆位（multi-gigabit）速率下，工程師會(huì)使用特定的測(cè)試結(jié)構(gòu)、示波器和分析儀進(jìn)行測(cè)試。
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