SysPro電力電子技術-技術前瞻
48V直達1V給AI芯片供電的核心難點：低損耗路徑、高頻軟開關、薄型磁件、寬控制帶寬、封裝可制造性
核心參考來源：HKUST / SUSTech
▲ 這篇文章我們不是聊“48V到1V能不能做出來”，而是把AI處理器近芯供電拆成一個系統性問題：電流路徑、I2R損耗、封裝附近磁件、軟開關范圍、控制帶寬和瞬態響應，必須同時收斂，垂直供電才可能從概念走向可部署模塊。
● 這條路線不好走：如果只盯48V直降到1V，很容易低估垂直供電的工程難度。真正卡住落地的不是變比本身，而是磁件高度、負載電流、右半平面零點、ZVS邊界、封裝互連和靠近芯片后的熱電協同。
先說核心判斷
本文主線
供電路徑：AI芯片電流繼續上升后，48V-12V-1V水平供電路徑會把損耗、寄生和布線空間問題放大。
架構選擇：VPD能縮短路徑，但兩級和單級路線分別有磁件、硬開關、RHP零點、紋波和應力問題。
拓撲創新：mBBLLC把Buck-Boost與LLC合并，試圖同時拿到軟開關、高頻磁件、小體積和更寬控制帶寬。
工程落點：最終成敗不只看效率，還要看磁件可制造性、堆疊厚度、300A輸出下的熱電壓力和封裝附近的電源完整性。
傳統兩級水平供電的邏輯很清楚：機板側先把48V降到12V，再用多相Buck在封裝周邊把12V降到約1V。過去GPU電流還沒有到今天這種量級時，這條路徑足夠成熟，也容易擴展。
但AI處理器的問題在于電流增長太快。核心電壓只有0.65V到1.1V量級，電流卻向千安級繼續推進，長距離低壓大電流分配會帶來明顯I2R損耗、寄生電感和高頻信號布線沖突。供電網絡不再只是電源模塊問題，而會直接擠壓封裝、基板和高速I/O的空間。
所以，VPD的吸引力也就很清楚了：
把最后一級甚至更多功率轉換環節垂直靠近負載，縮短大電流路徑，讓低電壓高電流不再繞著PCB走遠路。這個方向看起來像結構優化，本質上是在重寫AI芯片的PDN邊界。
SysPro備注：AI供電的矛盾已經從“能不能把電壓降下來”，轉向“能不能在靠近芯片的位置以足夠薄、足夠快、足夠低損耗的方式完成轉換”。
兩級垂直供電的第一種思路，是前級用LLC或固定變比DCX，再由末級多相Buck完成穩壓。它的好處是供應鏈成熟、容易擴展，系統工程上更容易從已有48V生態遷移過來。
真正麻煩的是末級：
末級電感要承受全部直流負載電流，z向高度和磁件體積很難繼續壓縮；
Buck硬開關還會帶來開關損耗，限制頻率繼續上探。
也就是說，VPD雖然縮短了電流路徑，但如果最后一級仍是“大電流電感+硬開關”，功率密度和效率會被末級重新鎖住。
另一種兩級思路是Buck-Boost加LLC：
LLC可以實現全軟開關，頻率上去以后磁件尺寸可以降下來；
但Buck-Boost級引入右半平面零點，會限制控制帶寬。
對于AI處理器這種負載快速變化的場景，帶寬不是錦上添花，而是負載瞬態和電源完整性的底線。
SysPro備注：VPD不是天然等于高功率密度。只要末級電感、電流路徑或控制帶寬沒有被一起解決，垂直堆疊就只是把問題換了一個空間位置。
單級VPD的目標更直接：減少級數，把48V盡量一次性推到1V附近，進一步壓縮路徑和器件數量。Direct Power Converter和CTVR代表了這類路線，它們都在嘗試讓供電更靠近芯片、更少中間環節。
但單級路線的代價也更尖銳：DPx會面對二次側高電壓應力和輸出紋波，CTVR則容易讓電感承受完整直流負載電流，同時還存在硬開關問題。對AI芯片來說，功率密度和瞬態響應必須同時滿足，任何一個維度掉隊，都會變成封裝級供電的落地障礙。
mBBLLC正是在這個夾縫中提出：既要減少級數，又不能放棄LLC的軟開關與高頻磁件收益；既要靠近負載，又不能讓控制帶寬被RHP零點鎖死。
SysPro備注：單級VPD的核心挑戰是“少一級”之后不能把應力、紋波和動態響應問題轉嫁給封裝。真正有價值的方案必須同時處理電路、磁件和控制。
mBBLLC把Buck-Boost與LLC合并成單級結構，不是簡單把兩個拓撲串起來。它真正想利用的是合并橋臂后的電流時序：
導通區間，兩路電感電流可以部分抵消，從而降低導通損耗；
死區換流區間，電流又可以重疊，給軟開關提供更強的源/匯電流。
這個設計把過去相互拉扯的幾個目標放到同一個機制里處理：高頻LLC幫助縮小磁件，軟開關支撐效率，階段合并提升功率密度，去掉RHP零點則把控制帶寬和瞬態速度釋放出來。
ZVS分析進一步說明了這種合并的價值:
LLC開關在死區換流時，磁化電流和Buck-Boost電感電流共同參與換流；
Buck-Boost開關的ZVS則主要依賴電感電流。
合并后的橋臂可以擴展ZVS范圍，讓高頻運行不只是理論上的頻率提升，而有更實際的換流條件支撐。
導通損耗的改善則來自另一個角度：
合并前，相關電流分別通過不同路徑產生損耗；
合并后，電流在特定區間形成抵消，等效導通電流壓力下降。
這也是mBBLLC區別于“把兩個級聯模塊做薄”的核心點。
SysPro備注：這套拓撲真正值得看的是“電流如何被組織”。如果電流只是在封裝附近變得更大，VPD會很難落地；如果電流能在導通和換流階段分別服務于降損和ZVS，方案才有工程空間。
靠近芯片以后，供電模塊不能只追求穩態效率。
AI處理器負載變化快，輸出阻抗、控制帶寬和瞬態恢復都會直接影響電源完整性：如下圖采用分步小信號建模，把Buck-Boost級、LLC級、補償器和總控制到輸出傳遞函數串起來，目的就是確認合并之后的控制環路不是黑箱。
磁件設計同樣不能只看電感值。
下圖為多個磁件方案進行比較，既看勵磁電感和最大勵磁電流，也看磁場均勻性。對近芯垂直供電來說，磁場不均勻意味著局部損耗、熱熱點和制造一致性都會變差，最終會反噬模塊厚度和可靠性。
堆疊結構把這件事進一步落到物理實現：原邊、副邊、磁芯和功率級需要在有限高度內組織起來，同時承接正負諧振電流路徑。這里最需要注意的是：拓撲、磁件和封裝堆疊是否能共同服務于薄型模塊？
SysPro備注：mBBLLC如果只停留在拓撲圖上，價值還不完整。它必須同時回答環路能不能快、磁件能不能薄、堆疊能不能做、靠近芯片后熱電邊界能不能守住。
最后看看驗證，這里透露出了幾個關鍵錨點：
輸入覆蓋40V到60V，輸出覆蓋0.8V到1.1V，輸出電流達到300A；
模塊厚度約2.8mm，峰值效率90.3%，在48V輸入、1.1V輸出、300A滿載條件下效率為85.04%，靠近負載芯片的電流密度達到0.46A/mm2。
這些數據指標也能看出：如果未來AI芯片繼續提高電流需求，48V到1V近芯供電的競爭將不只發生在拓撲層，還會發生在磁件厚度、封裝互連、熱管理、控制響應和模塊制造一致性上。
SysPro備注：這類方案后續最值得跟蹤的不是單次峰值效率，而是300A以上輸出、封裝附近熱密度、快速負載躍遷和多模塊并聯時能否保持一致性。
? 最后想說
mBBLLC真正想解決的，不是“48V到1V少一級轉換”這么簡單，而是AI近芯供電里最難同時滿足的幾件事：低損耗路徑、高頻軟開關、薄型磁件、寬控制帶寬和封裝附近可制造性。垂直供電的入口是縮短電流路徑，但能不能走遠，取決于拓撲、磁件和控制能否一起閉環。
星球補充看點
圍繞“48V到1V垂直供電如何靠近AI處理器”展開：
兩級水平供電示意、NVIDIA Blackwell B200等AI處理器電流趨勢，以及長路徑低壓大電流帶來的I2R損耗和布線沖突。
LLC+多相Buck、Buck-Boost+LLC、DPx、CTVR等不同VPD路線的結構圖、優缺點和適用邊界。
mBBLLC完整拓撲、橋臂合并關系、工作時序和各階段等效電路。
LLC開關與Buck-Boost開關在死區換流期間的ZVS等效電路，以及源/匯電流形成條件。
電流抵消特性、合并前后導通損耗對比、小信號建模流程和補償后頻響曲線。
磁件設計A/B/C/D對比、磁場均勻性、堆疊布局、樣機結構和最終實驗指標。
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本文聚焦：AI處理器供電、垂直供電、48V到1VVRM、mBBLLC、軟開關、ZVS、電流抵消、磁件堆疊和近芯電源完整性。
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