輸入：VIH>3.5V，VIL<1.5V。
可以看出TTL電平的噪聲容限為0.4V，CMOS的噪聲容限為1.5V。
TTL和CMOS門電路結構：
如圖TTL門結構，輸出級采用推挽式輸出結構，T4為射極跟隨的形式，輸出電阻小，帶負載能力強。
如圖CMOS門結構。
3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。2.5V LVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
二、高速電平標準
在高速電路中如何實現高速驅動輸出呢？要么增大驅動電流，要么降低電平標準，或者提高晶體管工作速度。顯然前者會帶來非常大的功耗，因此改變電平標準和改進晶體管設計成為選擇，雖然低電平更容易受到干擾，所以需要更嚴格的硬件設計。
1、ECL和PECL電平接口
ECL即射極耦合邏輯（Emitter Coupled Logic）采用的是差分結構輸出，并需要負電源供電。后來發展處PECL，即正電源射極耦合邏輯。基本原理就是利用晶體管工作在非飽和區來減小轉換時間，大大提高轉換速度。
ECL的輸出管始終有電流通過，非常有利于高速轉換。輸出阻抗幾歐姆，輸出電流10mA左右，驅動能力強。
接口連接：直流耦合，適用于短距離
LVDS的連接方式：直接連接，因為片內具有端接電阻。
互感器、電能表接線和原理講解！
滿足你的好奇，我們把示波器拆了！
別小看這不起眼的電阻，里面有很多學問！
