華為麒麟首席架構(gòu)師：“邏輯折疊”的四大挑戰(zhàn)

華為麒麟與巴龍首席架構(gòu)師黃勇

在摩爾定律放緩、先進制程收益遞減的大背景下，移動終端SoC正面臨“性能還要提升、但面積和功耗都不能擴張”的核心矛盾。

首顆使用“邏輯折疊（LogicFolding）”的芯片是麒麟2026，華為麒麟與巴龍首席架構(gòu)師黃勇在ISCAS 2026上，針對韜τ定律的邏輯折疊的進一步落地，做了詳細的報告：“邏輯折疊：移動終端SoC設(shè)計實踐”。

黃勇在演講中詳細分析了邏輯折疊帶來的工藝、時序、散熱和功耗方面的挑戰(zhàn)，分享了華為從芯片級晶體管密度、性能和能效、關(guān)鍵應(yīng)用案例以及良率/成本的角度通過邏輯折疊實現(xiàn)的實際優(yōu)勢。

筆者從其演講報告中挑出一些關(guān)鍵信息分享給讀者。 

傳統(tǒng) 3D 堆疊為何不適合移動 SoC ?

隨著制程推進節(jié)奏從“兩年一代”放緩至“三年一代”，帶來的不僅是節(jié)奏變化，更是邊際收益下降。

關(guān)鍵問題在于：邏輯密度仍在提升，但SRAM/模擬提升有限、SoC整體密度增長被顯著拉低、成本卻在持續(xù)上升，疊加移動終端的空間剛性約束（電池/攝像頭/散熱），意味著：傳統(tǒng)靠制程換性能的模式，在手機SoC上已經(jīng)“失靈”。

當前業(yè)界成熟 3D 堆疊方案包括 HBM、CIS、Cache Stacking 等，雖在各自場景取得成功，但互連密度較低、分區(qū)粒度較粗，設(shè)計靈活性與邏輯分割能力有限，無法滿足移動終端 SoC 對細粒度靈活分割、高帶寬、低延遲、低功耗互連的需求，在性能、功耗、面積（PPA）與大規(guī)模量產(chǎn)方面難以給移動 SoC 帶來理想收益。

邏輯折疊正是為彌補這一缺口而提出的新型技術(shù)方向。這是邏輯折疊出現(xiàn)的根本原因。

核心突破：邏輯折疊本質(zhì)是“把SoC搬進三維空間”

邏輯折疊基于 τ 定律，采用晶圓對晶圓面對面混合鍵合（W2W Hybrid Bonding）與背面 TSV 技術(shù)，通過超高密度垂直互連，在不擴大芯片封裝尺寸的前提下大幅提升有效晶體管密度。

該架構(gòu)支持細粒度邏輯分割，有效縮短互連線長度、降低 RC 寄生參數(shù)，實現(xiàn)更高性能與更低功耗。

上圖右側(cè)展示了邏輯折疊后的SoC架構(gòu)。上下 Die 共同構(gòu)成統(tǒng)一不可分割的完整 SoC，可均衡分配電路資源，充分利用兩層芯片面積，在控制成本的同時實現(xiàn)面積最優(yōu)利用。

邏輯折疊的工藝難點

邏輯折疊為移動終端SoC在后摩爾時代持續(xù)提升晶體管密度、性能和能效提供了一條重要途徑。然而，從概念到實際芯片產(chǎn)品，它仍然面臨著一系列系統(tǒng)性挑戰(zhàn)。

邏輯折疊對工藝提出極高要求：需實現(xiàn)數(shù)千萬個混合鍵合互連點的高良率鍵合，要求納米級晶圓平整度與超高精度對準；需制備小尺寸、高深寬比背面 TSV，并配套超平坦、無損傷的超薄晶圓減薄工藝；TSV 會引入應(yīng)力、禁入?yún)^(qū)（KOZ），影響器件性能與有效面積利用率；高溫堆疊、熱處理還會影響晶體管特性，必須通過工藝與設(shè)計協(xié)同優(yōu)化逐一解決。

邏輯折疊目前仍是“專家型設(shè)計”，而非“工具驅(qū)動設(shè)計”

不僅是制造工藝的復(fù)雜性，設(shè)計方法成熟度和EDA工具的幾乎空白——構(gòu)建一套完整且可用的工具鏈可能需要數(shù)年時間。目前的工作必須在非常不成熟的工具條件下完成。

行業(yè)尚未建立成熟的3D SoC設(shè)計方法論。這意味著不只是做芯片，而是在“重新發(fā)明一套設(shè)計體系”。

傳統(tǒng)的芯片設(shè)計流程通常假設(shè)設(shè)計對象主要位于單個平面芯片上，工具優(yōu)化目標也主要集中在單芯片面積、時序、功耗和布線擁塞等方面。

但在邏輯折疊設(shè)計中，設(shè)計對象變?yōu)槎鄠€垂直堆疊的芯片。除了芯片內(nèi)部互連、多芯片分區(qū)、混合鍵合和TSV互連之外，還必須考慮跨芯片時序路徑、跨芯片電源網(wǎng)絡(luò)和跨芯片熱耦合等問題。由于邏輯折疊不再僅僅是將兩個芯片拼合在一起，因此需要一種真正具有三維感知能力的設(shè)計流程。

設(shè)計流程新增細粒度分區(qū)關(guān)鍵步驟，分區(qū)結(jié)果直接決定垂直互連數(shù)量、時序路徑、功率分布、熱點分布與最終 PPA 收益。

全流程需圍繞面積、時序、功耗、散熱、電源完整性、良率等多目標迭代優(yōu)化，跨芯片互連、時鐘、電源網(wǎng)絡(luò)高度耦合，缺乏成熟自動化工具，高度依賴人工經(jīng)驗與多輪閉環(huán)收斂。

傳統(tǒng) 2D STA 流程不足以支撐跨 Die 時序分析

跨芯片時序收斂也是最具挑戰(zhàn)性的問題之一，主要體現(xiàn)在兩個方面。

一方面，靜態(tài)時序分析（STA）的轉(zhuǎn)角條件數(shù)量急劇增加。傳統(tǒng)的二維設(shè)計已經(jīng)存在數(shù)百個PVT條件，而采用不同芯片的邏輯折疊設(shè)計理論上可以任意組合轉(zhuǎn)角條件，數(shù)量可達數(shù)萬個。另一方面，跨芯片時序路徑收斂較為困難?？缧酒窂酵瑫r分布在不同的芯片上。在不同的PVT角條件下，路徑的延遲各不相同，導(dǎo)致時鐘路徑和數(shù)據(jù)路徑的延遲差異較大，使得時序窗口變窄，收斂難度增加。

如右上角時序路徑圖所示，如果上芯片采用 FF 工藝，下芯片采用 SS 工藝，由于部分路徑位于上芯片，部分路徑位于下芯片，因此整個時序路徑的計算需要考慮交叉角組合。

華為提出兩種時鐘優(yōu)化方案：一種是自頂向下的時鐘源方案，其中所有時鐘源均位于上層芯片，下層芯片上沒有時鐘緩沖器；另一種是局部最小化的時鐘樹方案，其中主時鐘樹位于上層芯片，下層芯片上僅有少量時鐘緩沖器。高密度垂直互連為實現(xiàn)這兩種時鐘方案提供了基礎(chǔ)，有效提高了芯片間時鐘的一致性。

 熱問題本質(zhì)升級：從“散熱”變成“熱分布工程”

邏輯折疊提升晶體管密度的同時提高了功率密度，晶圓減薄削弱底層芯片橫向?qū)?，散熱壓力顯著上升。

解決方案包括：在分區(qū)、布局、擺放階段采用熱感知設(shè)計，降低峰值功率密度、避免熱點重疊；在系統(tǒng)層面優(yōu)化封裝散熱結(jié)構(gòu)與散熱路徑。實測結(jié)果表明，經(jīng)優(yōu)化的邏輯折疊方案，持續(xù)性能可優(yōu)于傳統(tǒng)二維設(shè)計。

 電源系統(tǒng)被重寫：3D SoC不再是“簡單PDN問題”

電力輸送和電力完整性電源傳輸和電源完整性是另一項關(guān)鍵挑戰(zhàn)，包含三個方面。首先是頂層金屬資源分配。在傳統(tǒng)的二維設(shè)計中，頂層金屬主要用于電源網(wǎng)絡(luò)和長距離信號傳輸。邏輯折疊后，頂層金屬還需要承載大量的跨芯片信號布線資源，使其資源更加緊張。數(shù)千萬個混合鍵合互連需要在信號布線、電源傳輸和長距離互連之間進行協(xié)同分配。

其次是下層芯片為上層芯片供電的問題。在邏輯折疊設(shè)計中，下層芯片必須同時為上下兩層供電。如果上層芯片的電源投射面積與下層芯片的電源投射面積不一致，則會進一步增加電源網(wǎng)絡(luò)設(shè)計的復(fù)雜性。

第三，需要建立三維電源完整性流程。與傳統(tǒng)的二維電源網(wǎng)絡(luò)設(shè)計相比，邏輯折疊架構(gòu)引入了TSV和混合鍵合電源連接。由于數(shù)量龐大，電源完整性分析的復(fù)雜性顯著增加。因此，需要為邏輯折疊架構(gòu)建立完整的電源完整性流程。

在邏輯折疊的情況下，傳統(tǒng)電源連接的數(shù)量級將增加幾個數(shù)量級。因此，我們需要建立完整的TSV、混合鍵合以及上下層die的電源路徑模型，以支持大規(guī)模的跨芯片連接分析。

 密度突破路徑：邏輯折疊正在“對沖摩爾放緩”

通過團隊的緊密合作，在克服了一系列挑戰(zhàn)之后，邏輯折疊技術(shù)終于從概念變?yōu)楝F(xiàn)實。黃勇從芯片級晶體管密度、性能和能效、關(guān)鍵應(yīng)用案例以及良率/成本的角度解釋邏輯折疊的實際優(yōu)勢。

以2025年的晶體管密度為基準，后三年的晶體管密度提升比例會達到：

•2026：+60%

•2027：+70%

•2029：+80%

與摩爾定律相比，從 2020 年的 5 納米制程到 2029 年的 1.4 納米制程，SoC 級晶體管密度提升幅度也達到了約 80%。

這意味著：不依賴節(jié)點升級，也能獲得接近一代工藝躍遷的密度收益，換句話說：邏輯折疊 = “結(jié)構(gòu)性摩爾延續(xù)”，這是它真正的戰(zhàn)略意義。

邏輯折疊帶來的性能與能效全面提升

邏輯折疊帶來的晶體管密度提升為微架構(gòu)優(yōu)化和并行化提供了更大的空間。隨著晶體管數(shù)量的增加，華為解決了大部分性能和能效問題。得益于更短的互連線和更低的RC延遲，系統(tǒng)性能和能效也得到了顯著提升。

以2025年作為比較基準：2026年CPU單核/多核性能分別提升15%/24%，到2027年擴大至44%/56%；GPU性能由2026年的38%提升至2027年的87%；NPU提升最為顯著，2026年達140%，2027年進一步提升至213%，絕對性能約為2025年的3.1倍。

能效方面（同功耗下性能），提升趨勢同樣明確：2026/2027年CPU能效分別提升12%/34%，GPU為40%/78%，NPU為81%/118%。

值得注意的是，CPU單核性能通常高度依賴制程演進且提升難度最大，而在不改變工藝節(jié)點的前提下，邏輯折疊依然實現(xiàn)了顯著性能與能效提升，體現(xiàn)出其通過縮短互連、優(yōu)化結(jié)構(gòu)路徑所帶來的系統(tǒng)級優(yōu)勢。

 DSP 實測案例：邏輯折疊 PPA 收益驗證

在基帶核心 DSP 設(shè)計中，邏輯折疊顯著縮短 SRAM 訪問距離與關(guān)鍵邏輯路徑長度，時鐘樹規(guī)模、線長、緩沖器數(shù)量、時鐘偏移全面優(yōu)化。

DSP案例揭示一個關(guān)鍵事實：性能提升的根源不是“多了晶體管”，而是“連得更近”，具體體現(xiàn)：

•SRAM訪問距離大幅縮短

•關(guān)鍵路徑物理收斂

•時鐘樹規(guī)模下降

最終實現(xiàn)：Die 面積減少 40%，工作頻率提升 37%，總功耗降低 24%，時鐘樹面積減少 19%，互連線長度減少 25%，以真實工程案例驗證邏輯折疊在性能、功耗、面積上的顯著優(yōu)勢。 

 良率與成本雙驗證：邏輯折疊跨過商業(yè)化最后一道門檻

良率問題本是最大質(zhì)疑點，“由于邏輯折疊采用晶圓堆疊的方式，因此無法像芯片到晶圓的堆疊方案那樣通過已知良品芯片 (KGD) 來提高良率。理論上，堆疊兩片晶圓后的總良率等于單片晶圓的良率乘以堆疊工藝的良率。如果單片晶圓的良率較低，堆疊后會更低。這個問題也困擾著我們。然而，經(jīng)過深入思考，我們發(fā)現(xiàn)良率不會下降；相反，反而有機會獲得良率和成本優(yōu)勢。”黃勇分享道。

主要原因有三：首先，邏輯折疊后，上下兩層的芯片尺寸顯著減小，提高了單芯片良率，從而提高了整體良率，使其與二維解決方案相當。其次，高良率、高效率的折疊工藝雖然會帶來良率損失，但華為已將其降至幾乎可以忽略不計的程度。第三，結(jié)合對二維友好的設(shè)計，并充分利用上下兩層的工藝優(yōu)勢，可以獲得相對于二維解決方案的良率和成本優(yōu)勢。實際產(chǎn)品表明，與 2D 解決方案相比，邏輯折疊可以實現(xiàn)良好的成本效益。這意味著：邏輯折疊不是“實驗室技術(shù)”，而是可商業(yè)化路徑。

小結(jié)

簡而言之，移動終端SoC中邏輯折疊技術(shù)的實踐證明，邏輯折疊能夠顯著提高晶體管密度，并帶來卓越的性能和功耗優(yōu)勢，為移動終端SoC的演進開辟了新的空間。邏輯折疊的性能、功耗和功耗優(yōu)勢與垂直互連密度密切相關(guān)，而先進的堆疊工藝是其實現(xiàn)的先決條件。邏輯折疊架構(gòu)設(shè)計復(fù)雜度高，但性能提升潛力巨大。理想的性能提升需要多層次的協(xié)作和優(yōu)化。工具能力的提升能夠顯著提高開發(fā)效率，并釋放更大的性能提升潛力。邏輯折疊是τ定律的成功實踐——它切實可行、可持續(xù)，并為移動終端SoC的演進開辟了一條新路徑。