思爾芯RCF?RTL自動分割工具，助力大規(guī)模AI/HPC芯片原型驗證

當(dāng) AI 加速器與高性能計算（HPC）芯片的設(shè)計規(guī)模沖向十億乃至百億門級，原型驗證正面臨前所未有的挑戰(zhàn)。一顆超大規(guī)模 SoC 往往需要數(shù)十甚至上百顆 FPGA 才能完整承載，而如何將設(shè)計高效、準(zhǔn)確地“切割”并映射到多顆 FPGA 上，已成為決定整個驗證成敗的核心能力。

硬件決定驗證的容量上限，軟件決定驗證的效率上限。若分割工具算法性能不足，僅靠增加 FPGA 硬件難以提升效率：編譯周期長達數(shù)天會嚴(yán)重拖慢工程進度；運行頻率不達標(biāo)將直接影響軟硬件協(xié)同驗證；調(diào)試信號難以觀測則大幅增加缺陷定位難度。因此，RTL 自動分割是解決超大規(guī)模芯片驗證瓶頸的核心技術(shù)。

思爾芯RCF：兼顧編譯效率、運行性能與調(diào)試可見性

思爾芯自主研發(fā)的綜合器和 RCF（RTL Compile Flow）工具，正是針對上述痛點打造的全局時序驅(qū)動 RTL 級自動分割解決方案。不同于傳統(tǒng) EDA 工具在網(wǎng)表生成后才開始分割的低效模式，RCF 直接在 RTL 代碼層面進行切割，不僅實現(xiàn)了綜合與布局布線的并行處理以大幅縮短整體編譯周期，還能大幅度保持設(shè)計結(jié)構(gòu)和信號名稱的一致性方便后續(xù)調(diào)試。整個過程完全自動化，大幅簡化了工程師的手動工作。

在實測的 156 顆 FPGA 大規(guī)模分割場景中，RCF展現(xiàn)出了卓越的實效：系統(tǒng)運行性能提升高達 300%，同時編譯時間減少了50%，實現(xiàn)了編譯效率與運行性能的雙重突破。

"隨著 AI 和 HPC 芯片設(shè)計規(guī)模突破百億門量級，原型驗證的核心挑戰(zhàn)在于如何在有限時間內(nèi)完成系統(tǒng)構(gòu)建、獲取驗證結(jié)果并實現(xiàn)快速迭代。思爾芯自研綜合器與 RCF 工具旨在從 RTL 層面解決這一矛盾，減少芯片設(shè)計團隊在編譯等待和手動分割調(diào)整上的耗時，使其專注于功能驗證、軟硬件協(xié)同推進以及缺陷定位與修復(fù)。我們的目標(biāo)是提升芯神瞳用戶的全流程效率，縮短從 RTL 到波形觀測的驗證周期，確保全流程更加高效可控。"

—— 陳英仁，思爾芯副總裁

思爾芯RCF 工具，憑借從 RTL 級自動分割到時序分析、從資源估算到調(diào)試觀測的全鏈條能力，正幫助越來越多的芯片設(shè)計團隊將數(shù)十億門級的驗證挑戰(zhàn)，轉(zhuǎn)化為可控、可衡量、可高效迭代的工程標(biāo)準(zhǔn)流程。

責(zé)編：Johnson Zhang