什么是Verilog？數字電路設計的硬件描述語言介紹

在本文中，我們將研究 Verilog 模塊的基本結構，查看一些使用 Verilog “wire”數據類型及其向量形式的示例，并簡要介紹 VHDL 和 Verilog 之間的一些區別。

Verilog和VHDL是常用來描述數字電路的兩種語言。在前一篇文章中我們討論VHDL 的基本概念。本文是我們關于 Verilog 的系列文章的起點。

我需要 Verilog 和 VHDL 嗎？

在開始討論之前，讓我們先解決一個顯而易見的問題：我們真的需要同時了解這兩種語言嗎？

Verilog 和 VHDL 都是強大的工具，可用于設計復雜的數字電路。盡管這兩種 HDL 之間存在一些差異，但您可以自由選擇其中一種來掌握和使用。但是，我相信在某些時候，您將受益于至少對這兩種語言有基本的了解。有時作為設計師，我們需要一個示例代碼段來了解如何編寫項目。我們在網上沖浪了幾個小時，終于找到了我們需要的東西，但這對我們來說毫無意義——它是用我們完全不熟悉的 HDL 編寫的。如果沒有對語言的基本了解，我們可能無法完全理解這些技術。

Verilog 進化

Verilog 由 Gateway Design Automation 于 1984 年初設計（大約在美國國防部發起 VHDL 三年后）。在 DoD 的支持下，VHDL 于 1987 年成為 IEEE 標準。Verilog 直到 1995 年才進入現場。今天，VHDL 和 Verilog 都是流行的 HDL，FPGA 設計工具通常支持這兩種語言。

“Verilog”這個詞是“驗證”和“邏輯”這兩個詞的組合，因為該語言最初被建議作為一種模擬和驗證工具。讓我們開始了解 Verilog 的概念和語法。

示例 1

作為第一個示例，讓我們為圖 1 所示的電路編寫 Verilog 代碼。

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圖 1.?Circuit_1

有兩個輸入和一個輸出。端口都有一點寬。該電路的功能是對兩個輸入進行“與”運算并將結果放在 out1 端口上。

Circuit_1 模塊的一種可能的 Verilog 描述是：

1號線和8號線

這兩行使用關鍵字“module”和“endmodule”來指定中間的行（第 2 到 7 行）都描述了一個名為“Circuit_1”的電路。這個名字是任意的，允許我們稍后引用這個電路。

第 2 至 6 行

這些行指定“Circuit_1”與其周圍環境的接口。輸入和輸出端口使用關鍵字“輸入”和“輸出”來描述。這些關鍵字之后是另一個關鍵字“wire”，然后是端口名稱（參見圖 1）。關鍵字“wire”指定了什么？“連線”是一種 Verilog 數據類型，表示設計中的物理連線。我們將在以后的文章中更詳細地討論 Verilog 數據類型，但現在，我們知道在我們的模塊中將有稱為 a、b 和 out1 的三根線，并且由于它們在端口聲明中指定，它們對應于模塊接口。

7號線

該行使用按位與運算符，即 &，來描述電路的功能。關鍵字“assign”將 a&b 放在輸出端口 out1 上。這種類型的分配稱為連續分配。之所以這樣調用，是因為每當右側的操作數發生變化時，賦值始終處于活動狀態，a&b 被評估并分配給 out1。我們可以將連續分配設想為一個組合電路，其輸出根據其輸入而不斷更新。在我們的例子中，這個組合電路是一個簡單的與門。Verilog HDL 中還有一些程序分配，將在以后的文章中討論。

現在，我們可以使用 Xilinx ISE 等軟件包來驗證上述代碼。您可以在此處找到該軟件的基于 Verilog 的教程?(PDF)。

將示例 1 與 VHDL 代碼進行比較

下面的圖 2 顯示了 Circuit_1 模塊的 Verilog 和 VHDL 描述。

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圖 2.?Circuit_1 的 Verilog 和 VHDL 描述比較。

如您所見，在使用 VHDL 編碼時，我們必須包含一些庫。這些庫給出了數據類型和運算符的定義。考慮到這些庫的添加和 VHDL 的一般格式，我們觀察到 VHDL 代碼更加冗長。然而，這種冗長并非沒有優點。例如，VHDL 的庫管理功能在對更高級別的系統進行建模時會很有幫助。在以后的文章中，我們偶爾會討論這兩種 HDL 的優缺點。

Verilog 有一個四值系統

大多數 Verilog 數據類型使用四個基本值。清單 1 中定義的連線可以采用以下值之一：

• 0：邏輯低或假條件

• 1：邏輯高或真條件

• z：為高阻態（可用于描述一個三態緩沖器的輸出）

• x：對于無關值或未知值（當輸入未初始化或兩個或多個沖突輸出連接在一起時）。

VHDL std_logic 數據類型可以采用九個不同的值，但其常用值是“0”、“1”、“Z”和“-”（“-”表示不關心）。

示例 2

作為另一個例子，讓我們為圖 3 所示的電路（我們將標記為 Circuit_2）編寫 Verilog 代碼。

圖 3.?Circuit_2

下面的 Verilog 代碼描述了這個電路：

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上述代碼中使用的元素與示例 1 中的元素類似，只是在代碼的第 10 行中定義了一個內部信號。關鍵字“wire”用于指定此連接的數據類型。如上所述，“線”數據類型將轉換為設計中的物理線。

上面的代碼還使用了一些新的 Verilog 位運算符：~ 表示 NOT 和 |?用于 OR 操作。另一個有用的按位運算符是 XOR 運算的 ^。圖 4 顯示了 Circuit_2 模塊的 Verilog 和 VHDL 描述。這樣的比較可以幫助您了解這兩種語言之間的差異和相似之處。

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圖 4.? Circuit_2 的 Verilog 和 VHDL 描述比較。

示例 3

對于我們的第三個也是最后一個示例，我們將為圖 5 所示的原理圖提供 Verilog 代碼。

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圖 5.示例 3 的示意圖。

如您所見，藍色輸入端口和紅色輸入端口之間存在一定的關系：對應的輸入與 AND 運算符組合。結果分配給輸出端口。在這種情況下，我們可以將信號分組并將它們視為向量。這使得代碼緊湊且可讀。

使用 Verilog 中的向量概念，我們可以輕松地擴展清單 1 中的代碼來描述上述電路（參見下面清單 3 中的代碼）。?

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請注意，向量的索引范圍可以是升序（如上使用的 [0:2]）或降序（[2:0]）。盡管上面使用了升序格式，但使用降序格式通常不太容易出錯。這是因為降序樣式符合我們的看法，即二進制數的最左邊位置具有最高索引。請注意，向量也在 VHDL 中使用。

下面的圖 6 顯示了清單 3 中代碼的 ISE 模擬。

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圖 6.示例 3 代碼的 ISE 仿真。

在本文中，我們討論了同時學習 VHDL 和 Verilog 是一個好主意，我們研究了 Verilog 模塊的基本結構，并且我們熟悉了 Verilog “wire”數據類型及其向量形式。我們還簡要介紹了 VHDL 和 Verilog 之間的一些區別。Verilog 系列的下一篇文章將討論在 Verilog 中設計組合電路。

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