5G AiP天線工藝技術(shù)之FOWLP

高頻率造成天線有源化趨勢(shì)，手機(jī)側(cè)的AiP天線應(yīng)運(yùn)而生

與2G/3G/4G移動(dòng)網(wǎng)絡(luò)相比，5G網(wǎng)絡(luò)將在更高的頻段C-Band（3.7-4.2GHz）和毫米波（24.25GHz-52.6GHz）上部署，而更高頻率的信號(hào)就意味著更大的饋線損耗，根據(jù)碩貝德測(cè)算，傳統(tǒng)4G手機(jī)射頻前端的饋線損耗只有1dB不到，但是在毫米波頻段線損在2-4dB。

因此，5G時(shí)代將天線與射頻前端進(jìn)一步集成就成為大勢(shì)所趨，而這一集成趨勢(shì)在宏基站側(cè)就體現(xiàn)為基于Massive MIMO的AAU，在室分基站側(cè)就體現(xiàn)為由DAS向數(shù)字化室分的演進(jìn)，在手機(jī)側(cè)就體現(xiàn)為AiP（Antenna in Package）天線的誕生。所謂AiP天線是基于封裝材料與工藝，將天線與芯片集成在封裝內(nèi)，實(shí)現(xiàn)系統(tǒng)級(jí)無(wú)線功能的技術(shù)。AiP技術(shù)順應(yīng)了硅基半導(dǎo)體工藝集成度提高的趨勢(shì)，兼顧了天線性能、成本及體積，代表著近年來(lái)天線技術(shù)的重大成就及5G毫米波頻段終端天線的技術(shù)升級(jí)方向。

FOWLP有望成為AiP天線的主流技術(shù)工藝

盡管目前AiP的實(shí)現(xiàn)工藝主要有LTCC（低溫共燒結(jié)陶瓷）、HDI（高密度互聯(lián)）及FOWLP（晶圓級(jí)扇出式封裝）三種，但是我們認(rèn)為，基于更高的集成度、更好的散熱性、更低的傳輸損耗等優(yōu)勢(shì)，結(jié)合目前的產(chǎn)業(yè)化進(jìn)度，F(xiàn)OWLP有望成為AiP天線的主流技術(shù)工藝。

FOWLP是fan-out Wafer Level Package的縮寫(xiě)，其中WLP（晶圓級(jí)封裝）是以BGA（Ball Grid Array）技術(shù)為基礎(chǔ)，以wafer為加工對(duì)象，在wafer上同時(shí)對(duì)眾多芯片進(jìn)行封裝測(cè)試，最后切割成單個(gè)器件，可直接貼裝到基板或者PCB板上的封裝方案。WLP由于不需要中介層（interposer）、填充物（underfill）與導(dǎo)線架，并且省略黏晶、打線等制程，因此能夠大幅減少材料及人工成本，此外，WLP大多采用RDL（重布線層）與Bumping（凸塊）技術(shù)作為I/O排線手段，因此具有較小的封裝尺寸和較佳電性表現(xiàn)等優(yōu)勢(shì)，多應(yīng)用于注重輕薄、節(jié)能的3C芯片中。

WLP可分為fan-in（標(biāo)準(zhǔn)型扇入式）及fan-out（擴(kuò)散性扇出式）兩種，其中fan-in是在wafer未進(jìn)行切片前對(duì)wafer進(jìn)行封裝，之后再進(jìn)行切片分割，完成后的封裝大小和芯片尺寸接近。而fan-out則是基于wafer重構(gòu)技術(shù)，將芯片重新布局到一塊人工晶圓上，然后按照與標(biāo)準(zhǔn)的WLP工藝類(lèi)似的步驟進(jìn)行封裝，封裝面積大于芯片面積。傳統(tǒng)的WLP封裝多采用fan-in形態(tài)，應(yīng)用于pin（引腳）數(shù)量較少的IC芯片，伴隨著IC引腳數(shù)目的增加，對(duì)錫球間距的要求日趨嚴(yán)格，加上PCB排線對(duì)于IC封裝后尺寸以及引腳位置的調(diào)整要求，因此衍生出fan-out。

FOWLP的具體實(shí)現(xiàn)步驟如下圖所示，第一步需要完成晶圓的制備及切割，即將晶圓放入劃片膠帶中，切割成各個(gè)單元，與此同時(shí)準(zhǔn)備潔凈處理后的金屬載板；第二步將芯片從晶圓拾取并排布在金屬載板上；第三步以模塑料（molding compound）密封載板完成制模；第四步從載板上移走已經(jīng)成型的重建芯片；第五步在重分布層（RDL）上配置I/O連接；第六步在I/O連接口形成銅凸塊；最后對(duì)已成型的塑封體進(jìn)行切割。

由于FOWLP是從裸晶端點(diǎn)拉出所需電路到RDL層進(jìn)而形成封裝，因此在最終的產(chǎn)品形態(tài)中不存在封裝載板，可以減少成本并降低芯片厚度，此外，由于RDL層有助于縮短互聯(lián)電路的長(zhǎng)度，可有效降低高頻信號(hào)的傳輸損耗。

蘋(píng)果A10處理器是FOWLP工藝大范圍推廣的催化劑

2009-2010年間Intel Mobile率先推動(dòng)FOWLP在手機(jī)基帶芯片的單芯片封裝過(guò)程中得到應(yīng)用。2014年臺(tái)積電宣布其inFOWLP（integrated fan-out）進(jìn)入量產(chǎn)準(zhǔn)備，可實(shí)現(xiàn)封裝厚度250um，RDL間距10um，從具體應(yīng)用而言，臺(tái)積電8mm x 8mm平臺(tái)可用于射頻和無(wú)線芯片的封裝，15mm x 15mm可用于應(yīng)用處理器和基帶芯片封裝，而更大尺寸如25mm x 25mm可用于圖形處理器和網(wǎng)絡(luò)等應(yīng)用的芯片封裝。

在臺(tái)積電inFOWLP工藝中，銅互連形成在鋁PAD上，應(yīng)用于扇出型區(qū)域以制造出高性能的無(wú)源器件如電感和電容。以3.3nH的電感為例，根據(jù)麥姆斯咨詢(xún)數(shù)據(jù)，65nm的CMOS采用on-chip封裝其品質(zhì)因子Q為12，而InFO封裝則可達(dá)到峰值42。電感與模塑料越接近，損耗因子越小，Q值越高，由此也印證了如前所述的FOWLP的低傳輸損耗的優(yōu)勢(shì)。

2016年蘋(píng)果首次在iPhone中采用了基于FOWLP工藝的處理器A10，根據(jù)Techinsights數(shù)據(jù)，由臺(tái)積電代工的A10處理器基于16nm finFET制程工藝，采用inFO（integrated fan-out）封裝工藝，使用了5-5μm、10-10μm和10-10μm三層RDL。在蘋(píng)果和臺(tái)積電的合力推動(dòng)下，設(shè)備商Veeco、封裝測(cè)試供應(yīng)商Amkor、日月光、星科金朋、晶圓代工廠Global Foundries等均在2016年大力加碼FOWLP相關(guān)技術(shù)、產(chǎn)品布局。

根據(jù)Yole數(shù)據(jù)，在蘋(píng)果A10、A11處理器的帶動(dòng)下，2015-2017年全球FOWLP市場(chǎng)規(guī)模CAGR接近90%，于2018年達(dá)到約14億美金規(guī)模，面對(duì)漸行漸近的5G時(shí)代，在高通、三星、華為海思等玩家陸續(xù)進(jìn)入的過(guò)程中，F(xiàn)OWLP全球總產(chǎn)值有望在2022年超過(guò)23億美金，2019-2022年間的CAGR接近20%。

碩貝德聯(lián)合中芯長(zhǎng)電已成功發(fā)布了基于inFO的AiP天線產(chǎn)品

19年3月19日中芯長(zhǎng)電在CSTIC發(fā)布了世界首個(gè)超寬頻雙極化的5G毫米波AiP天線，該產(chǎn)品采用了基于FOWLP封裝SmartAiP工藝技術(shù)，該工藝能夠幫助客戶(hù)實(shí)現(xiàn)24GHz-43GHz超寬頻信號(hào)收發(fā)、達(dá)到12.5dB的超高天線增益、以及適合智能手機(jī)終端對(duì)超薄厚度要求等優(yōu)勢(shì)，并且有進(jìn)一步實(shí)現(xiàn)射頻前端模組集成封裝的能力。

根據(jù)中芯長(zhǎng)電訊，該工藝方案與領(lǐng)先的天線方案提供商碩貝德合作，現(xiàn)已獲得中國(guó)和美國(guó)專(zhuān)利授權(quán)，可通過(guò)超高的垂直銅柱互連提供更強(qiáng)的三維集成功能，加上中芯長(zhǎng)電成熟的多層雙面RDL技術(shù)，結(jié)合晶圓級(jí)精準(zhǔn)的多層天線結(jié)構(gòu)、芯片倒裝及表面被動(dòng)組件,使得SmartAiP實(shí)現(xiàn)了5G天線與射頻前端芯片模塊化和微型化的高度集成加工。

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