三大晶圓代工廠計劃最早在 2025 年為 18 埃代工應用High NA EUV 光刻技術，但用標準 EUV（NA = 0.33）取代單次曝光高High NA（0.55）而非雙重圖案化，取決于它是否能以合理的每片晶圓成本提供更好的結果。
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到目前為止，2024 年是高數值孔徑 EUV 光刻技術的輝煌一年。英特爾代工廠已接收了一臺高數值孔徑 EUV 掃描儀。英特爾、imec、ASML、IBM 以及即將加入的臺積電正在努力為新掃描儀加強光刻膠堆棧、EUV 掩模技術和首批工藝。2 月份，業界還在 SPIE 上收到了突破性消息，imec 宣布使用化學放大光刻膠解決了 16nm 線和空間問題，并使用金屬氧化物光刻膠和高數值孔徑圖案化解決了 10nm 特征問題（見圖 1）。
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’圖 1：High NA EUV 掃描儀使用化學放大光刻膠 (CAR) 打印 16nm 特征，但能夠使用金屬氧化物光刻膠 (MOR) 解析 10nm 特征。來源：imec
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在本月的?Semicon West?和 imec 技術論壇上，來自 ASML、IBM、imec、Lam Research?和 TEL 的光刻專家齊聚一堂，分享High NA EUV 的進展和生產率提升。從這些和其他信息來看，EUV 晶圓廠很可能準備采用金屬氧化物光刻膠堆疊、新的隨機還原策略、角度蝕刻以及可能的曲線掩模，以從 2nm 器件節點（22nm 間距）過渡到 10A 節點（18nm 間距、9nm CD），用于未來的大型 AI SoC 和加速器芯片。DRAM 制造商預計將在 10A 節點范圍內采用高 NA EUV。
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ASML 全球客戶戰略營銷主管 Michael Lercel 表示：“2039 年的發展路線圖清楚地表明，需要將關鍵尺寸降至 20nm 間距以下，到下個十年末，間距可能降至 14nm 和 10nm。”High-NA 已展示出領先的性能（見圖 2），包括打印 20nm 線條和空間以及 30nm 通孔。在 28nm 線條和空間上實現了 >50nm 的焦深和 0.6nm 的 CD 均勻性。
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圖2：0.55NA EUV 產生 20nm 線條和空間或 30nm 接觸孔。來源：ASML
打印變異性控制與首先能夠打印一個小特征同樣重要。“我們發現，縮放基本上是在邊緣放置錯誤方面我們可以做的極限，” Lam Research副總裁 Rich Wise 說。他重點介紹了流行的?RLS?三角形，該三角形說明了分辨率 R、線邊緣粗糙度 L（“在某些情況下也是缺陷率和良率的代表）和 S（靈敏度或速度）之間的權衡。我們基本上可以滿足其中任何兩個指標，但滿足所有三個指標才是最具挑戰性的。只關注分辨率和線邊緣粗糙度的結果通常會減慢掃描儀的速度，而我們希望盡可能地提高速度。”
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尋找High NA 的臨界點
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晶圓廠通常會將新掃描儀的過渡時間安排在技術要求與投資回報率一致時。imec 副總裁 Ru-Gun Liu 表示：“尺寸縮放的關鍵驅動因素由著名的瑞利方程定義，R = k1λ/NA 2，其中主要分辨率縮小是使用較短波長和較大鏡頭實現的。在等待 EUV 成熟并達到具有競爭力的成本時，193nm 浸沒式多重圖案化技術對此進行了補充，而這大致就是我們現在再次看到的情況。High NA EUV 將通過用單一曝光解決方案取代復雜且昂貴的多重圖案化工藝來啟用邏輯 A14 節點。”
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最近的晶圓運行表明，High NA 足以應對全柵納米片的挑戰。IBM 研究部光刻和計量高級經理 Luciana Meli 表示：“直接片圖案化可實現設計靈活性和有效的柵極長度縮放，同時性能可與 SADP/SAQP 圖案化片相媲美。”她指出，在單元末端插入單擴散斷層 (SDB：single diffusion break) 是實現與 finFET 類似的設計靈活性的關鍵縮放旋鈕。
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Meli 指出，High NA 的一個突出需求是減少特征尖端間距。她表示，MOR 光刻膠平臺可以在這方面提供幫助，將尖端間距擴展到 22nm，值得注意的是，其產量高于使用 CAR 平臺獲得的產量。即便如此，仍需要切割掩模來滿足 20nm 規格。
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但High NA 的最大挑戰似乎是較小的曝光場大小造成的。由于High NA EUV 光學元件上的鏡頭在 xy 方向上將掩模上的特征縮小了 4 倍和 8 倍（變形鏡頭），因此晶圓上的場大小只有 0.33NA EUV 和 193nm 光刻的一半（26 x 16.5 毫米 vs. 26 x 33 毫米）。兩個曝光場必須精確拼接在一起。
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芯片內拼接是一件大事。圍繞設計、掩模、光學鄰近校正 (OPC)、工藝和掃描儀設置的拼接優化只是高 NA 特定挑戰之一。由于 SRAM 芯片已停止擴展，并且 SRAM 可占用 SoC 面積的 50%，因此只有堆疊芯片解決方案才能避免高 NA EUV 和拼接。
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IBM 的 Meli 指出，挑戰來自于High NA EUV 層與全場 0.33NA 層的結合，包括塊和金屬堆棧之間的疊加誤差。
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Imec 及其合作伙伴正在開發大規模場內拼接方法，這將減少應對場尺寸縮小的設計需求。Imec 正在為High NA EUV 尋求的另一項技術是使用定向自組裝 (DSA) 來減少粗糙度和缺陷并降低劑量。第一步是將 DSA 圖案縮小到 24nm 間距以下，從業界目前的 PS-b-PMMA 型嵌段共聚物轉換為所謂的高 χ 嵌段共聚物。
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Imec 還展示了在開發低 n 掩模吸收器方面取得的進展，該吸收器能夠以更寬的工藝窗口和 20% 的線和空間劑量減少的形式提高性能，而不會增加粗糙度或隨機故障（見圖 3）。該研發機構還發現，尖端到尖端的尺寸不會受到劑量減少的負面影響，劑量減少會直接影響掃描儀的吞吐量。掩模上的 LWR/LER?的更大降低也在進行中，因為粗糙度意味著晶圓上的粗糙度會更大。
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圖 3：EUV 掩模中的新型低 n 吸收劑改善了工藝窗口并降低了劑量。需要在規模拼接、降低掩模變異性和碳納米管薄膜開發方面取得更多進展。來源：imec
High NA掃描儀本身旨在提高生產率，包括更快的光罩和晶圓臺、更強大的CO2激光源和更高效的光子轉換效率，從而提高掃描儀的吞吐量。
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ASML 的 Lercel 表示：“為了提高原始產量，我們希望提高驅動激光器的功率，同時也希望提高光源的重復率。因此，EUV 光源加速單個錫滴穿過真空室，然后它們受到高功率紅外激光器的撞擊。如今，這種情況每秒發生 50,000 次。借助新的High NA EUV 系統，我們的重復率上升到 62 千赫茲，而 500 瓦的更高功率使我們能夠實現每小時 220 片晶圓的產量，這是關鍵因素。”
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業界對 EUV 掃描儀高能耗的持續擔憂推動了變革。每一代 EUV 掃描儀都降低了每片晶圓加工所消耗的能源。2023 年，每片曝光晶圓的能源消耗量是 2018 年的 42%。工具可用性為 93%。
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減少隨機性
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隨著特征的規模擴大，粗糙度在整個特征尺寸中所占的比例越來越大。LER 和 LWR 可解釋 3nm 節點邊緣位置誤差的 50%。2nm 節點允許的邊緣位置誤差僅為 5 至 6nm，預計 1nm 節點將降至 4.5nm（見圖 4）。
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這種工藝變化會侵蝕工藝窗口，并會因線路之間的橋接、斷裂的碎片線路、閉合的通孔或合并的相鄰孔而導致電氣故障。因此，光刻師和蝕刻團隊不斷開發減少 EPE 的策略，EPE 是一個涵蓋覆蓋（層/層偏移）、CD 均勻性和隨機性的術語。
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圖 4：允許的變異性（邊緣位置誤差）隨著可實現的分辨率而縮小。來源：ASML
另一種看待這個問題的方式是使用有用的工藝窗口。高良率的圖案化工藝由所謂的“無故障范圍”（failure free latitude,）定義，它指的是在不看到線條斷裂的情況下可以打印的最小特征，以及在不看到線條合并的情況下可以打印的最大特征。它由聚焦窗口 (DOF) 和曝光窗口來表征。
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“在許多情況下，隨著間距的縮小，這種寬容度會趨于零，因此，為了幫助繼續縮小間距，我們共同優化了干式金屬氧化物光刻膠及其底層，以減少分辨率、LER 和靈敏度之間的權衡。底層有助于加速光刻膠在后處理過程中的激活，尤其是在烘烤過程中，”Lam Research 的 Wise 說道。
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MOR 與 CAR 材料
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旋涂化學放大光刻膠是 193nm immersion (193i) 和 EUV 圖案化中的主力材料，但近年來，干式光刻膠以新的化學配方出現，即所謂的金屬氧化物光刻膠 (MOR)。JSR（前身為 Inpria）以旋涂形式提供 MOR，Lam Research 則以干式系統提供 MOR。
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干法（基于 CVD）光刻膠工藝的性能優勢包括比有機材料更高的吸收率和圖案坍塌的可能性有限。“還有機會優化后續轉移蝕刻，無論是原位還是非原位，以消除缺陷和線寬粗糙度等問題。而且它在厚度方面非常可調，甚至可以從光刻膠頂部到光刻膠底部改變工藝，”Wise 說。
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使用干光刻膠在 0.33NA 掃描儀上制作了 12nm（24nm 間距）的線條和空間。另一個優點是，與旋涂晶圓軌道光刻膠處理相比，使用干光刻膠堆棧可以將材料浪費降低 5 到 10 倍。成像堆棧包括硅上的光刻膠、底層和硬掩模（例如 PECVD 碳、氮化硅或 SiOC）。
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關于硬掩模層的轉移蝕刻，Wise 透露，Lam Research 最近開發了一種更強大的等離子源，可以更有效地分解等離子體中的物質。“轉移蝕刻之所以如此重要，是因為我們利用這種蝕刻來糾正圖案轉移過程中出現的一些隨機缺陷。”
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蝕刻技術的另一項創新是改變 300 毫米晶圓與等離子源之間的角度，所有主要供應商都提供此功能。所謂的橫向或角度蝕刻解決了減少尖端間距的需求，而無需使用單獨的切割掩模曝光和蝕刻步驟。此類蝕刻還有可能減少整個芯片的尖端之間的差異，從而提高產量。
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TEL 研究員 Tomonari Yamamoto 介紹了其公司使用新蝕刻源和傾斜晶圓臺的定向 CD 修改工藝。改變系統中的角度可以調整橫向蝕刻速率，從而無需使用雙重圖案化即可制造橢圓形或其他結構。新源還旨在減少浮渣缺陷并降低圖案粗糙度。
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但這種系統更重要的結果可能是降低粗糙度和隨機缺陷，而這些缺陷無法通過其他方式解決，同時提供在 y 方向上擴展特征的能力。imec 的劉說：“應用角度蝕刻光束來推動線尖到尖的間距并降低線/空間圖案的粗糙度。”他將這項技術稱為反式圖案化，并指出它可能用于將接觸孔拉伸為橢圓形結構，甚至將孔拉伸為線。“人們可以使用這項技術將圖案從孔更改為線，并進一步減小間距——就像變形金剛一樣”，這啟發了反式圖案化這個名字。
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然而，劉警告稱，現在還為時過早。“這只是跨圖案化相關研究的開始，因為其在工藝、OPC 設計合規性和成本效益方面的價值和可行性仍在研究中。”
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Lam 公司的 Wise 討論的另一項工藝改進涉及使用選擇性鈍化層，然后進行蝕刻，以降低 LER 和 LWR。Wise 描述了解決小塊光刻膠（以浮渣或底腳的形式出現在線條底部）的情況。“在晶圓上，我們可以看到這樣的缺陷，但通過使用我們的新源并沉積一層鈍化層，該鈍化層可以很好地粘附在完全形成的光刻膠線條上，但與這些浮渣區域結合較差，我們可以突破并去除這些缺陷。”鈍化工藝還有助于平滑 LER 和 LWR。
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TEL 的 Yamamoto 介紹了旋涂金屬氧化物光刻膠的結果，表明 MOR（尤其是采用新的顯影劑化學方法）可以改善工藝窗口并降低 24nm 間距線和空間的特征粗糙度。相對于 CAR 光刻膠，MOR 在較小特征尺寸下還具有更大的抗圖案塌陷能力。他進一步指出，High NA EUV 所需的薄光刻膠更容易受到隨機缺陷的影響。
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Brewer Science新興材料技術總監 Joyce Lowes 表示，EUV 光刻膠的底層對于工藝的可擴展性起著至關重要的作用。為了幫助圖案轉移，底層需要以更薄的層提供比其前身更好的抗蝕刻性。底層還需要與硬掩模和硅很好地粘附在一起，同時在寬工藝窗口下工作，而不會增加圖案缺陷率。
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曲線結構
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曲線圖案（curvilinear patterns）似乎將成為必需品，因為設備需要更短的連接。曲線結構可縮短層與層之間以及同一平面內線與線之間的連接。
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“我們提出并證明，在設計中加入曲線形狀可以降低制造成本，提高芯片的功率和性能，”imec 的劉說。此外，我們計劃使用曲線設計來增加晶體管密度。我們已經開發出一種在標準單元中使用曲線設計的方法，并提供了設計解決方案，例如設計規則應用和尋找 OPC 解決方案。”
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幾乎無限的計算資源可用于 EUV 掩模的掩模寫入過程。與多光束掩模寫入器結合使用，光學鄰近校正 (OPC) 掩模過程可大大加快。曲線掩模的寫入時間與正交掩模的寫入時間相同。
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專家指出，行業可能正在接近曲線（彎曲）掩模圖案的臨界點，這種圖案可以縮短互連距離并降低成本。D2S 董事長兼首席執行官 Aki Fujimura 表示：“曲線圖案目前已用于 193i 和 EUV 的生產掩模中。但不同的公司使用方式不同。有些公司只在芯片上需要它的熱點處使用它。”
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標準 EDA 集成將實現完整的芯片/晶圓曲線實施。但首先，需要有一個測量曲線均勻性的慣例。“當談到軟件校正工具時，你會做一些校正，試圖讓實際形狀符合你的設計，”Fujimura 說。“憑借曼哈頓特征（正交），業界不久前確定了測量 CD 和 CD 均勻性的標準方法。我們沒有這樣的曲線結構慣例，那么如何比較輪廓與輪廓呢？這還沒有確定。”
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盡管如此，晶圓廠仍在向前發展。Fujimura 補充道：“在最近的 Synopsys 技術論壇上，臺積電討論了其龐大的 GPU 基礎設施，重點介紹了其‘大型 GPU 農場’以及他們進一步擴展這一能力的計劃，因為 GPU 具有諸多優勢，尤其是在涉及曲線掩模形狀的處理方面。”
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結論
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現在是從事前沿工作的有趣時期，工程師可以打印和控制 10nm 特征。展望 18A 至 14A 節點，標準 EUV（0.33 NA）可能會通過多重圖案化盡可能延長，同時在工具、材料和掩模方面取得許多進步，這些進步協同作用，大規模圖案化和蝕刻設備。
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在某種程度上，該行業似乎準備采用圍繞金屬氧化物光刻膠、底層和顯影工藝（濕法、干法或兩者兼有）構建的新型光刻膠平臺，這些平臺將與新的蝕刻平臺協同工作，通過多種策略組合來延長 CD 并減少隨機缺陷。
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對于High NA，片內拼接尚處于起步階段，這是一項由變形鏡頭引發的全新技術，而掩模中的新吸收材料有望擴大工藝窗口。似乎每一項在不降低其他關鍵指標的情況下提高性能和吞吐量的開發都將找到進入生產使用的方法。
