從平面晶體管（Planar FET），到鰭式場效應晶體管（FinFET，F(xiàn)in Field-Effect Transistor），再到全環(huán)繞柵或圍柵（GAA，Gate-all-Around），都是為了減少漏電，降低功耗。
盡管 GAA FET技術還未獲得業(yè)界大規(guī)模采用，但下一代 CFET 技術已被提上日程，這項技術被視為下一代半導體技術的重要發(fā)展方向，有望在未來實現(xiàn)進一步的工藝尺寸微縮。
自2004年北京大學博士張盛東在2004年的論文《A stacked CMOS technology on SOI substrate》中完成堆疊互補晶體管（stacked CMOS）的雛形。2018年imec在VLSI技術會議發(fā)表的論文《The Complementary FET (CFET) for CMOS scaling beyond N3》中提出互補場效應晶體管（CFET，Complementary FET）概念。目前，有關CFET的研究正在加快進行。
IEDM2024，臺積電、IMEC、IBM、英特爾和三星等各大半導體公司的研究人員將匯聚一堂，分享關于垂直堆疊互補場效應晶體管（CFET）技術的最新研究成果。
（臺積電）2.1 2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications
臺積電在該論文中介紹了處于風險生產(chǎn)階段的N2制程，這將是目前世界上最先進的工藝制程。N2表示相較N3，在相同功耗下，速度增快~15%，或在相同速度下，功耗降低~30%，同時集成度達1.15倍。新的N2平臺采用GAA納米片晶體管；具有有史以來最密集的SRAM后端互連（~38Mb/mm2）；以及提供巨大設計靈活性的整體系統(tǒng)技術協(xié)同優(yōu)化（STCO）架構(gòu)。
該架構(gòu)包括一個可擴展的銅基再分配層和一個平坦的鈍化層（用于更好的性能、強大的CPI和無縫的3D集成）；以及通過硅通孔或TSV（用于具有F2F/F2B堆疊的電源/信號）。研究人員表示，N2平臺目前正在進行風險生產(chǎn)，計劃于2025年下半年大規(guī)模生產(chǎn)。N2P（N2的5%速度增強版）的目標是在2025年完成資格認證，并在2026年大規(guī)模生產(chǎn)。
（臺積電）2.5 First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch Toward Future Logic Technology Scaling
臺積電研究人員Sandy Liao在IEDM2023公布了一種用于邏輯技術擴展的實用單片CFET架構(gòu)方法，今年在該工作基礎上。在該論文中介紹mCFET（monolithic complementary field-effect transistor）的技術進展，關鍵突破包括垂直偶極子圖案化、垂直金屬化漏極局部互連以及背側(cè)中線接觸和互連集成。
在該論文中以行業(yè)領先的48nm柵極間距構(gòu)建第一個功能齊全的先進CFET反相器。該反相器由堆疊的n-FET-on-p-FET納米片晶體管制成，現(xiàn)在具有背面接觸和互連，以提高性能和增加設計靈活性。該反相器件在高達1.2V的電壓傳輸特性下表現(xiàn)出良好的平衡，n和p器件的亞閾值斜率均為74-76mV/V。研究人員表示，這種完全可操作的CFET逆變器的成功演示標志著CFET技術進步的一個重要里程碑，為未來的邏輯技術擴展以及功率、性能、面積和成本（PPAC）屬性的進步鋪平了道路
上半部分詳細描述了單片CFET觸點和局部互連，顯示了垂直金屬化漏極局部互連（vMDLI）；MD和VD來自正面過程，BMD和BVD來自背面過程；下半部分重點介紹了BVG的實現(xiàn)
顯示單片CFET逆變器在VDD=1.2 V下的電壓傳輸特性
（英特爾）2.2 Silicon RibbonFET CMOS at 6nm Gate Length
英特爾在該論文中展示了柵極長度（LG）為6nm的RibbonFET CMOS晶體管特性，Nanoribbon的Si層厚度縮放被證明可以改善短溝道效應，而不會對3nm以下的性能造成損失，
為了證明摩爾定律未死，英特爾提出超級縮放晶體管概念。英特爾的研究人員將證明，硅可以繼續(xù)支持未來技術節(jié)點所需的極端柵極長度縮放。他們將描述如何在45nm接觸多晶硅間距（CPP，相鄰晶體管柵極之間的間距）下構(gòu)建柵極長度為6nm的RibbonFET CMOS晶體管（英特爾版本的納米片），而不會降低電子遷移率（電子在材料中的移動速度）。研究人員將證明，電子遷移率在3nm Tsi（硅厚度）之前不會降低，低于3nm時，由于表面粗糙度導致的電子散射成為一個問題。他們將描述他們?nèi)绾瓮ㄟ^巧妙的功函數(shù)工程在這些柵極長度下以極低的閾值電壓實現(xiàn)良好的短溝道控制（在<4nm Tsi時≤100mV/V）。這項工作表明，3nm是RibbonFET的實際縮放限制。
顯示了LG=18nm時漏極誘導勢壘降低（DIBL）與硅厚度（Tsi）的關系。當Tsi從10nm縮放到1.5nm時，它顯示出減少；然而DIBL還原在Tsi<4nm處飽和，低于該值時獲得的增益很小。在相同的Tsi下，PMOS DIBL相對于NMOS DIBL升高；顯示了具有低至1.5nm的各種Tsi值的1NR晶體管的TEM顯微照片
（a）1NR 6nm RibbonFET器件的TEM顯微照片和EDX掃描
（b-d）1NR 6nm柵極長度下Tsi=5.5nm、3.1nm和1.7nm的高分辨率橫截面TEM
（imec）2.4 Double-Row CFET: Design Technology Co-Optimization for Area Efficient A7 Technology Node
imec在該論文中指出CFET器件架構(gòu)有望在后FinFET時代實現(xiàn)功率、性能和面積可擴展性，double-row CFET較middle-of-line工藝簡單，且有40%的面積和約12%的功率擴展?jié)摿Α?p>
（IBM）2.8 Monolithic Stacked FET with Stepped Channels for Future Logic Technologies
IBM在該論文中提出了一種單片堆疊FET架構(gòu)，其特征是階梯式溝道結(jié)構(gòu)，其中底部FET溝道比頂部寬。這種設計通過降低總堆疊高度來緩解高縱橫比工藝的挑戰(zhàn)，并且與相同占地面積下的均勻溝道寬度對應物相比，提供了更好的性能。除了階梯式溝道外，我們的集成硬件工作還具有上下溝道中介電隔離、上下源極/漏極隔離和雙功函數(shù)金屬的特點。隨著先進技術面臨著巨大的功率、性能和面積縮放壓力，這項工作將狹窄的道路擴展到納米片架構(gòu)之外。
