AI模型的復雜度每4到6個月就會翻一番，比摩爾定律還快四倍。受此推動，數據中心基礎設施也在快速發展。處理和存儲萬億參數模型需要超高速度和低延遲，而當前的超大規模數據中心基礎設施則顯得力不能及。新的基礎設施需要更大的存儲容量、增強的計算資源和更快的互連。PCIe 7.0應運而生，它是PCI Express標準的最新版本（規范的0.5版）。PCIe 7.0可提供最高達512 GB/s的帶寬和超低延遲，讓互連能夠滿足AI工作負載的海量并行計算需求，幫助緩解數據瓶頸。
圖 1:?多年來，AI集群不斷擴展以增強C2C連接能力，從而提供處理數萬億LLM參數所需的計算能力、存儲空間和網絡帶寬。摘自：科學探索的萬億參數人工智能服務基礎結構：調查與展望(arxiv.org)
當今的AI工作負載需要專門的架構，其中集成多個加速器，它們與中央處理器協同工作。一些先進架構需要在單個計算單元中集成多達1024個加速器。因此，計算擴展結構需要盡可能快的互連來連接到成百上千具有高帶寬I/O網絡的加速器，從而高效訓練AI模型。? ? ?
PCI-SIG于2022年宣布了PCIe 7.0技術，并計劃于2025年發布完整規范（目前提供的是0.5版）。這項技術旨在滿足數據密集型應用和市場的巨大帶寬需求，包括AI/ML、1.6T/800G以太網網絡、HPC和HPC數據中心中的量子計算。PCIe 7.0將在加速器、處理器、NIC和其他組件之間提供低延遲、低功耗、可靠的鏈路，確保在高性能計算環境中實現高效連接。
圖2：PCIe 7.0將大幅提升AI/ML擴展結構中所有關鍵互連的帶寬，并確保數據傳輸安全可靠，以滿足AI需求
PCIe 7.0是AI和HPC硬件基礎設施領域的一項重大進步，它帶來了多項關鍵優勢，能夠滿足對持續創新和海量數據的需求：
更高帶寬：PCIe 7.0的帶寬相較于PCIe 6.0提高了一倍，雙向速度高達512 GB/s，且支持16通道，數據速率達128 GT/s。增強的帶寬對于快速高效地處理大量數據至關重要，這是AI和HPC應用的關鍵。
低延遲：PCIe 7.0通過提升信號傳輸速率降低了延遲。這對于AI算法的實時處理和快速響應，以及HPC的高速數據處理要求而言，有著至關重要的意義。
兼容性和可擴展性：PCIe 7.0向后兼容前幾代PCIe，確保與現有硬件可互操作，同時可擴展以支持未來升級。這對于將新技術無縫集成到現有AI和HPC基礎設施而言，具有重要意義。
能源效率：PCIe 7.0在提升性能的同時，還致力于保持甚至提高能源效率，這對于降低數據中心和大型計算設施的總體運營成本和環境影響至關重要。
高級特性：PCIe 7.0引入了新的特性和優化，進一步增強了其在要求苛刻的應用中的實用性，包括改進的信道裕度能力、增強的錯誤檢測和報告機制，以及對CXL等新興技術的支持。
信道覆蓋范圍和信號完整性考量：PCIe 7.0的目標信道覆蓋范圍與PCIe 6.0相同，在單連接拓撲中采用4"-14"系統布線和2"-4" AIC布線，焊盤到焊盤信道損耗最高為-36dB。為了盡量減少根聯合體參考封裝中的插入損耗和反射，它通過有效減少串擾來改善接口插入損耗、回波損耗、PCB損耗、通孔插入和回波損耗。
參考發送器指定為4抽頭Tx均衡方案，需要進一步研究鏈路裕度對抽頭系數分辨率和Tx預設的敏感性。發送器和參考時鐘抖動規格幾乎是PCIe 6.0的一半，芯片級、電路板和封裝協同設計需要更精確的迭代式方法。
參考接收器由建議的參考CTLE和基于ADC的Rx架構組成。PAM-4 128Gbps壓力眼圖方法、抖動容差、校準信道和Rx校準眼圖掩模的規格均有待定義。根聯合體（RC）和端點（EP）的參考封裝模型也有待定義。
PCI-SIG于2000年推出的卡式機電（CEM）連接器，是主板與附加卡（AICs）及轉接卡連接的關鍵部件。這類連接器支持多種模塊，包括存儲用的SSDs、圖形處理的GPU、網絡連接的NICs，以及機器學習/深度學習或混合計算模塊。針對PCIe 7.0 CEM連接器，其核心在于降低反射與串擾、確保線纜低損耗、實現優質的導體終端處理，以及減少偏斜和周期性共振現象。PCIe 7.0連接器和線纜對信號完整性有著嚴苛的要求，目前正在探討諸如回波損耗偏差等新指標，旨在進一步提升高速傳輸下的信號質量和可靠性。
此外，PCI-SIG成立了PCIe光學工作組，這表明行業正在積極探索超越銅線傳輸的限制，尤其是CopprLink外部電纜的局限性，轉而采用光學解決方案。光纜技術最近被引入到PCI-SIG，引發了業界對于擴展計算網絡物理覆蓋范圍的熱烈討論。該技術具備多項優勢，例如延遲更低、熱管理能力更強等。
對光學PCIe鏈路的雙重關注包括：在協議層調整邏輯通信方案，同時在物理層引入熱管理更好、光學鏈路經優化的新外形。這些進展旨在滿足高性能計算和網絡對速度、可靠性和效率日益增長的需求。過渡到128Gbps PCIe標準標志著芯片設計的一次重大演進，這將帶來更強大的功能和緩存一致性，同時也會提出新的設計挑戰：
更強大的功能：光纖鏈路能夠擴大覆蓋范圍并提高數據速率，突破銅線的約束。這有利于提升性能并降低功耗和延遲。
緩存一致性：128Gbps SerDes和控制器的CuLink與光學鏈路的集成支持緩存一致性。這使得處理器和加速器之間能夠高效共享資源，從而優化整體系統性能。
行為型接收器模型：128 Gbps的Rx模型包含了高級特性，例如功能更強大的前饋均衡器（FFE）和更高抽頭數的數字反饋均衡器。實際設計預計將超出最低要求，以在所有實際PVT（工藝、電壓、溫度）條件下實現目標誤碼率（BER）。
壓力測試和驗證：為了驗證這些先進接收器，用于產生壓力激勵信號的技術必不可少。這包括在早期標準的基礎上進行升級，以支持PAM4調制和新的信道與測試要求。
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雖然標準仍在不斷變化，但新思科技最近宣布了全球首個針對PCIe 7.0的完整IP解決方案，包括控制器、IDE安全模塊、PHY和驗證IP。該解決方案為生態系統連接實現閃電般的速度鋪平了道路。
在DesignCon 2024上，新思科技展示了具有出色RLM的全開128 Gbps TX PAM4眼圖。TX到RX環回在長距離信道上以128 Gbps的速度運行，證明了該IP的魯棒性，其FEC前BER比規范要求高出多個數量級。
為了進一步突出這項技術的先進性，我們還在PCISIG DevCon 2024上展示了PCIe 7.0，包括：環回配置中的TX和RX性能，業界首次PCIe 7.0與電纜信道（如DAC）、背板信道的互操作，以及直接驅動和均衡光學損耗。此外，我們還進行了世界首次PCIe 7.0控制器演示，成功實現了根聯合體到端點的連接，展示了使用EQ旁路模式的FLIT傳輸。
PCIe 7.0提供更高的帶寬、更低的延遲、更高的能源效率以及與現有基礎設施的兼容性，讓開發者能夠應對AI和HPC環境不斷提升的需求。系統開發者迫切需要提高數據吞吐量，以幫助推進在數據中心部署人工智能推理引擎和協處理器拓撲。這需要新的仿真技術和流片后驗證技術。PAM-4拐點需要創新的仿真、設計、測試和測量方法來應對。仿真和驗證之間的相關性，PCIe光纜傳輸和電纜傳輸的設計實踐，信號完整性問題導致需要降噪，保持信號完整性和盡可能減少反射與串擾等問題的技術。
向128Gbps PCIe轉變代表了高速互連技術的范式變革。對于旨在提高現代計算和網絡環境的性能、效率和可靠性的IP設計，它帶來了新的挑戰和機遇。新思科技憑借業界首個完整的預驗證PCIe 7.0 IP解決方案，走在了這場技術革命的前沿。該解決方案基于標準構建，由PHY、控制器、IDE安全模塊和驗證IP組成，x16配置支持高達512 GB/s的雙向安全數據傳輸以緩解數據瓶頸。新思科技在PCI Express領域深耕二十余年，能夠為設計下一代HPC和AI SoC的開發者提供先發優勢，幫助他們更快速地將設計投入生產。
文章來源：Synopsys
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