在進行數字電路系統的設計時,時序是否能夠滿足要求直接影響著電路的功能和性能。FPGA（現場可編程門陣列）在其出現三十年多年發展迅速，其在靈活度，開發周期以及開發成本上的優勢使得FPGA被廣泛使用在各個領域。而隨著FPGA設計朝著大規模、高性能方向發展，其時序收斂問題日益成為FPGA設計中的重要問題。
通過對設計的全面時序分析，使您能夠對電路性能進行驗證，識別時序違規，并推動fitter的邏輯布局，從而滿足您的時序設計目標。
本課程從基礎的數字電路出發，逐步引入時序的概念，了解時序的重要性，理解時序的基本分析方法，掌握時序約束和時序分析的方法。通過對電路的改善，使電路能夠滿足時序要求。
本系列為線下《FPGA時序分析、約束專題課》課程，下面有課程試聽部分，如有想要報名參加線下培訓，可以點擊以下超鏈接文章了解，購買開發板可以到叁芯智能科技企業淘寶店下單。
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01
專題課程時間
線下全年開課，線上為線下實時錄制視頻。
02
使用操作工具
Quartus Prime 、ISE 、Vivado
03
使用FPGA平臺
叁芯自主研發產品SANXIN – B01、B02等
04
線上收費情況說明
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05
線下收費情況說明
1. 一次性收費3998元；
2. 提供五天賓館住宿及五天工作午餐。
3. 可開票，報名前請提前說明。
課程大綱如下：
試聽：B站小程序觀看：(點擊下面鏈接即可觀看)
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