芝能智芯出品在當今高速無線通信和毫米波技術迅猛發展的背景下，比利時納米電子中心 Imec 在 IEEE IEDM 2024 上展示的突破性成果：通過射頻硅中介層技術實現了磷化銦（InP）芯片的無縫集成。
該技術在140GHz頻段下插入損耗僅為0.1dB，同時功率放大器（PA）組裝后無性能下降，在毫米波通信和雷達傳感領域具有廣泛應用前景，還為推動更高頻段的經濟高效解決方案奠定了基礎。
Imec 還公布了雙排CFET架構，為先進節點邏輯和SRAM的規模化和工藝簡化提供了新的優化途徑，異質集成技術和標準單元優化對未來半導體發展方向的重要引領作用。
Imec 在射頻硅中介層技術上的最新成果，通過引入小型化、高性能的磷化銦芯片，實現了高頻通信設備的無縫集成，攻克了行業內多項技術瓶頸，我們從核心技術的層面，分析這一創新背后的技術邏輯與價值。
●?硅中介層技術與InP芯片的異質集成
Imec 的射頻硅中介層技術結合了其在2.5D封裝技術領域的豐富經驗，將毫米波和亞太赫茲頻段的信號路由需求與中介層結構的低損耗特性結合。
通過40μm倒裝芯片間距的小型化互連，硅中介層和InP芯片間的被動互連在140GHz頻率下實現了極低的插入損耗。這一特性是高頻信號傳輸模塊化集成的關鍵基礎。
傳統InP技術面臨晶圓尺寸小、加工復雜以及高成本等限制因素，Imec 通過僅在性能需求最高的部分使用InP芯片，顯著降低了應用門檻。這種“按需使用”的小芯片方法與傳統方案相比，實現了成本效益與性能優化的兼得。
Imec 的兩級InP功率放大器組裝后性能無下降，得益于其在倒裝焊接工藝上的突破。得益于高縱橫比TSV（硅通孔）和多層銅布線的優化，這一解決方案在毫米波相控陣和雷達傳感等應用中具備顯著優勢，為小型化高頻模塊的研發提供了穩定支持。
●?雙排CFET架構的工藝簡化與面積效率提升
Imec 的雙排CFET設計通過共享信號布線墻，實現了邏輯和SRAM單元的面積優化。
與傳統的單排CFET相比，這一設計減少了15%的面積，并為A7邏輯節點的生產工藝帶來了顯著的復雜性下降。尤其是在MOL（中線）層面，雙排CFET通過消除額外高縱橫比通孔的需求，有效降低了工藝成本。
●?這些技術背后的共同點在于：Imec 一方面通過先進的設計與優化技術提升單位面積性能，另一方面采用模塊化和異質集成的思路，在工藝和成本之間找到最佳平衡點。
這種“以結果為導向”的技術開發策略，為毫米波通信和邏輯節點的未來發展開辟了新道路。
●?毫米波通信和雷達傳感的潛在市場擴展
隨著5G向6G的演進，以及自動駕駛技術的逐步成熟，對毫米波頻段通信和高分辨率雷達傳感的需求不斷增長。
Imec 的射頻中介層技術和InP芯片異質集成在這一背景下為行業提供了一種高效低成本的解決方案，不僅縮短了產品的研發周期，還為小型化和低功耗系統提供了技術路徑。
其0.1dB的插入損耗水平為毫米波通信的低損耗、高增益傳輸樹立了新的技術標桿，同時在未來應用中，能夠通過進一步擴展中介層功能（如集成無源器件），推動更復雜、更高效的毫米波相控陣系統開發。
●?異質集成與小芯片方法的行業推動力
Imec 的小芯片異質集成方法打破了傳統單一材料或技術路徑的限制，使得III-V材料與CMOS工藝的結合更具經濟性與可擴展性，技術路徑對實現“按需集成”具有啟發意義，即在高性能需求區域使用高成本芯片，在常規性能區域使用經濟型解決方案。這種方法將極大推動半導體行業的創新生態。
雙排CFET的引入在邏輯和存儲密度提升中發揮了至關重要的作用，同時顯著降低了復雜工藝步驟的需求。這種設計方法不僅適用于當前的先進節點，同時也為未來A5甚至更高節點的發展提供了參考。
這一成果展示了Imec 在設計與工藝協同優化（DTCO）方面的實力，其結果將直接影響先進制程在成本與性能之間的平衡策略。
Imec 在射頻硅中介層與InP芯片異質集成領域的突破，以及雙排CFET在邏輯與存儲領域的工藝優化，為行業注入了新的發展動力，推動了毫米波通信與雷達傳感的技術邊界，也通過優化制造工藝與設計路徑，為先進制程的產業化進程提供了可行性支持。
Imec 的技術路徑反映了半導體行業的未來趨勢，通過異質集成和小芯片技術，實現高性能與高效益的平衡。在全球對先進制程需求不斷增長的背景下，這些創新將在通信、計算和傳感等多個領域發揮不可替代的作用。
