面向晶圓兼容的二維電子技術：從實驗室到工業化生產

MEMS 2025-01-10 00:01

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近日，北京大學電子學院彭練矛院士與麻省理工學院電子工程與計算機科學系孔敬教授（Prof. Jing Kong）/姜建峰博士應邀對二維電子學從實驗室到工業化生產（Lab-to-Fab）的發展進行論述和展望，相關成果以題為「Towards fab-compatible two-dimensional electronics」的文章，于2025年1月2日在線發表于電子學頂級期刊Nature Reviews Electrical Engineering。電子學院畢業生、麻省理工學院博士后姜建峰博士為第一作者，電子學院助理教授、海外高層次人才計劃青年項目入選者吳朋研究員為第二作者，電子學院博士研究生劉一凡為第三作者，彭練矛院士、孔敬教授和姜建峰博士為通訊作者。

以集成電路芯片為核心的現代信息處理和人工智能對計算能力的需求愈發迫切，隨著晶體管小型化的繼續和超大規模集成電路（VLSI）的發展，系統級芯片需要將各種功能—邏輯計算、存儲、傳感、顯示與模擬射頻通信等模塊通過三維先進堆疊的方式集成到一個平臺上，以提供現代信息應用所需的多功能靈活性。然而，國際半導體技術路線圖預測硅基互補金屬氧化物半導體（CMOS）技術接近其物理極限。二維半導體技術已經被證實在性能和能效方面具有超越硅基的巨大潛力（Nature, 616, 470-475, 2023），受到了全球領先的半導體芯片制造公司英特爾、臺積電、三星、歐洲微電子中心等的高度關注。此外，由于具有更豐富的材料選擇（可面向溝道，電極，介質層，通孔材料，間隔層，阻擋層等）、更低的工作電壓和更低的加工熱預算等顯著優勢，將二維技術應用于先進的單片三維集成架構中有望實現突破，在器件尺寸、系統能效和整體性能上帶來革命性的發展。因此，開發與晶圓廠標準半導體制造工藝兼容的先進二維晶體管架構和三維芯片集成策略，并建立符合行業標準的基準，是將二維電子學從實驗室研究推向工業應用的關鍵先決條件。

實驗室對于二維原型器件的研究通常聚焦于解決孤立的科學挑戰和單一性能參數的優化，而商用芯片對晶體管的具有更加嚴格的要求，需要在多個關鍵領域進行協同優化。在本文中，本文重點討論了感存算一體、數模混合的單片三維集成架構的全二維半導體系統級芯片在晶體管方面的關鍵技術需求，在面向大規模集成電路的溝道材料要求、延伸區策略、接觸工程、柵極堆疊技術這四個核心方面進行深入論述，設定滿足VLSI要求的標準，并提出了晶圓廠兼容的多橋通道二維晶體管的加工流程和范式，為二維電子學的工業化道路提供可行的參考。

圖1 | 與標準晶圓廠半導體制造兼容的三維多橋通道二維半導體場效應晶體管的工藝流程圖以及感存算一體、數模混合的三維集成架構的全二維半導體系統級芯片的示意圖。? ?

這項工作在材料-工藝-器件-系統四個方面為二維電子學從實驗室研究到工業的生產制造進行論述和展望，為接下來二維技術邁向半導體試線的產業化發展提供了重要指導。

文章提出，隨著二維晶體管的發展和成熟，其與商用硅基器件的直接比較是走向產業化的先決條件。邏輯器件基準測試的主要標準為性能（Performance），功耗（Power）和面積（Area），應在這三個方面對二維晶體管進行協同優化和基準測試。在性能方面，推薦使用本征門延遲τ和開態電流I_ON作為基準指標，并且應在給定供電電壓V_DD和關態電流I_OFF目標的前提下比較I_ON，為了公平比較不同器件結構，建議使用有效寬度W_eff（圖2c）進行電流歸一化；在功耗方面，降低V_DD和寄生電容（圖2d）對降低功耗至關重要，推薦使用給定I_ON、I_OFF目標下的V_DD，以及能量延遲積（EDP）作為基準指標；在面積方面，柵極長度L_G和溝道長度L_ch是重要指標，也應同時考慮接觸和側墻的尺寸，推薦使用接觸柵極間距（CGP，圖2a）作為基準指標，而對于非傳統器件結構（圖2e），應比較器件在芯片上實際占據面積。? ??