總部位于比利時魯汶的IMEC宣布了一項重大的模擬設計突破：一款7位、150 GSa/s的數模轉換器（DAC），采用PAM-4調制，目標速度高達每通道300 Gb/s。IMEC報告稱，這為數據中心和超大規模計算架構中顯著提升互連速度鋪平了道路。
該 DAC 基于imec先進的 5 納米 FinFET CMOS 平臺構建，解決了高速鏈路設計中日益嚴峻的挑戰。隨著人工智能和云工作負載的數據密集度日益提升，現有的模數轉換和數模轉換解決方案難以跟上發展步伐，同時又要兼顧功耗、延遲和信號完整性。
imec高速收發器項目經理Peter Ossieur強調，這款新芯片實現了速度與能效的完美結合——在同等性能水平下實屬罕見。他解釋說，該設計“目標是實現每通道200 Gb/s以上的數據速率，并最終達到400 Gb/s”，并指出采用5納米FinFET CMOS工藝是實現這一性能的必要條件。
與美國和亞洲廠商相比，歐洲在尖端DAC和ADC開發方面落后。Imec的聲明是一個戰略信號：歐洲本土的研究和設計能夠跟上全球OEM廠商在超大規模數據互連方面的需求。150 GSa/s是一個里程碑。此前，這項技術只能在垂直集成實驗室或專有工藝中實現，而Imec的原型機如今將這一能力帶入了主流FinFET CMOS工藝。
DAC 的應用環境至關重要。結合低抖動飛秒級時鐘和 PAM-4 信令，該模擬設計滿足了行業向多通道、400 GbE 及更高速率發展的需求。因此，該器件可以成為未來面向 100 GHz 帶寬鏈路的 300-400 GSa/s 轉換器的基礎。
對于歐洲模擬設計團隊和半導體OEM廠商來說，這一進步意味著機遇。imec的工藝和架構專業知識現在可以支撐下一代SerDes和光收發器ASIC。與此同時，全球競爭對手正朝著56 Tbit/s交換結構、AI加速器和百億億次級處理器的方向發展——所有這些都需要超高效的高速I/O。
這一重心調整將重塑歐洲芯片設計。焦點將從IP授權和傳統工藝轉向高速混合信號創新，這對下一代數據基礎設施至關重要。高管們面臨的關鍵問題是：誰將率先嵌入這款DAC？晶圓廠的可擴展性和單芯片成本將如何演變？
imec 的聲明表示，下一步將“將采樣率翻倍至 300 GSa/s，并將帶寬提升至 100 GHz 以上”，這為未來發展指明了方向。對于從事模擬密集型高速接口工作的專業工程師來說，這提供了一個罕見的、扎根于歐洲研發的、切實可行的參考設計。對于企業高管來說，這表明歐洲仍然能夠在模擬 IP 領域保持領先地位——在先進節點上，并實現實際吞吐量的提升。
高速DAC芯片的設計與制造是一個綜合性的工程，涉及到設計、加工工藝、材料品質等多個方面。要在高速、低噪聲和高可靠性之間找到平衡，確實是一項不小的挑戰。盡管我國在高端模擬電路設計和數字芯片設計方面并不落后，但在高速高精DAC領域，我們仍然需要不斷追趕國際先進水平。
根據建立時間的不同，DAC可以分為超高速、高速、中速和低速幾類。其中，建立時間是指數字量發生滿刻度變化時，模擬信號達到滿刻度值的±1/2LSB所需的時間，它是衡量D/A轉換速率的一個重要指標。電流輸出型DAC由于其特殊的結構，通常具有更短的建立時間。而電壓輸出型DAC的建立時間則主要受到運算放大器響應速度的影響。
DAC 至關重要。該模擬設計與低抖動飛秒級時鐘和 PAM-4 信號相結合，滿足了行業向多通道、400 GbE 及更高速率發展的需求。因此，該器件可以成為未來針對 100 GHz 帶寬鏈路的 300–400 GSa/s 轉換器的基礎。
作為在高速接口摸爬滾打的老工程師，看到 IMEC 搞出 150 GSa/s DAC 時，第一反應是：這玩意兒終于跳出實驗室了！基于 5nm FinFET 工藝做的 7 位 DAC，跑 PAM-4 能到 300 Gb/s—— 關鍵是把以前只能在垂直集成工藝玩的超高速轉換，硬塞進主流 CMOS 平臺里。
包含兩個 DAC 通道的晶粒的顯微照片
咱搞硬件的都知道，現在 AI 服務器里光模塊懟到 400Gbps，背板 SerDes 天天跟功耗死磕。這玩意兒牛在啥地方？imec 的高速收發器項目經理 Peter Ossieur 說的 “速度能效平衡” 可不是虛的：同樣做到 200G + 數據率，傳統方案可能得堆一堆分立器件，現在用 5nm 工藝直接在單芯片上搞，工程師布板時能少畫多少層走線？
日常項目里，咱用的高速 DAC 是啥段位？
先給新手工程師劃個重點：工程上常見的高速 DAC，有人將采樣率分水嶺在 10 GSa/s。咱按場景分三類嘮：
通信基站 / 測試設備：1-10 GSa/s 是主力
數據中心高速互連：10-32 GSa/s 開始卷
實驗室前沿探索：50 GSa/s 以上咋玩？
IMEC 這次搞的 150 GSa/s 確實猛，但工程上暫時還用不上。不過給咱指了條明路：5nm 工藝做模擬電路，抖動能壓到飛秒級（比如他們用的低抖動時鐘）。之前在實驗室試過基于 InP 工藝的 DAC，采樣率到 100 GSa/s，但功耗飆到 15W，根本沒法商用。IMEC 這方案如果能量產，以后做 100Gbps 光模塊可能不用分 4 通道了，單通道直接懟 —— 想想都爽。
選 DAC 時，老工程師私藏的避坑指南
通信場景優先看集成度：比如 TI DAC38J84 自帶 CDR，能省掉一顆時鐘芯片，布板時少倆差分對；
測試設備死磕 SFDR：ADI AD9162 在 1GHz 頻點 SFDR 130dBc，測接收機靈敏度時雜散低 3dB，測試效率能提一倍；
功耗按瓦 / GSa 算：別光看采樣率，某國產 10 GSa/s DAC 標 1.2W，算下來 0.12W/GSa，比 TI 同檔次的 0.1W/GSa 還是差點意思；
PAM-N 調制看驅動能力：跑 PAM-4 時，輸出擺幅得夠（比如 DAC39J84 能到 800mVpp），不然接收端 CDR 鎖不住時鐘。
未來趨勢：150G DAC 會革了誰的命？
IMEC 說下一步要搞 300 GSa/s 采樣率，這事兒對咱工程師意味著：
最后拋個問題：各位在項目里用過最高速的 DAC 是哪款？踩過哪些高速信號完整性的坑？
出處：根據電子設計實戰派工程部老鄭編輯整理
聲明：
