昨天文章抱歉，是我搞錯了發文單位：ISSCC 2025，72GS/s 9bit 學界最高指標 分級流水線 ADC（YUNSWJ 解讀版）
這里說聲對不起，因為只有一次文章的修改機會，修改完標點符號，出來以后看到有讀者說這個，心都碎了；實在是抱歉。
昨天的文章，如果全吃透，需要不少的知識鋪墊，那接下來的文章就會零零散散的來補全這些短板。
昨天的文章里面出現了這個 TI，它不是德州哦的 TI，而是：TI = Time-Interleaved（時間交織）
在 ADC 里，就是：
用多個速度較慢的 ADC 交錯工作，從而實現更高的整體采樣率。
假設：每個子 ADC 采樣率是 Fs_sub；有 N 個子 ADC；那整體等效采樣率 = N × Fs_sub；這個 N，我們就稱為 TI 因子。
每個通道輪流采樣不同的時間點，如果控制得完美，對外看起來就像一個超快的 ADC。
雖然 TI 能“堆速度”，但帶來了通道間失配問題，尤其在高頻下非常要命：
| 增益誤差 (Gain Mismatch) | ||
| 偏置誤差 (Offset Mismatch) | ||
| 時間偏差 (Timing Skew) | ||
| 帶寬失配 (BW Mismatch) |
這些失配會在輸出頻譜上形成 “鏡像雜散 (spurs)” ，頻率正好在 位置（也就是交織頻率）。
尤其在 10~30 GHz 輸入時，哪怕 1~2 ps 的時間偏差都會讓 SFDR 掉幾十 dB。
因為：
通道越多，誤差源越多，每個通道都有不同 offset、帶寬、時延，校準難度指數上升。
相鄰通道相差的時間間隔更短，相位誤差（時間抖動）在高頻下被放大。
版圖分布更廣，通道之間走線長、負載差異大，匹配更難。
用更快的子 ADC，換取更小的 TI 因子。
傳統方法：可能用 128 或 256 路 TI，每路采樣很慢（幾百 MHz）；雖然容易做，但失配校準非常麻煩。
論文方法：
每個子 ADC 自身速度提升到 1.125 GS/s；所以只需要 64× TI 因子，整體就能做到 72 GS/s；通道數少一半 →時序匹配更容易、帶寬更一致、spur 更少。
也就是說：
把問題“堆通道”的方式改成“提單通道速度”的方式。
TI 因子（Time-Interleaving Factor） = 參與交錯采樣的 ADC 通道數，它讓系統“看起來更快”，但會引入通道失配和高頻失真。
OK，有了這個 子概念，再來看一個之前我其實還寫過，但是沒有使用這個名字。
“交織采樣 (Time-Interleaved Sampling, TI Sampling)” 是高速 ADC 的基礎架構之一——幾乎所有 >10 GS/s 的 ADC 都在用它；我們可以把它理解成“多工輪班制采樣”：每個小 ADC 分工采不同的時間片段，合起來就像一個超快的采樣器。
假設：單個 ADC 采樣率為 Fs；我們用 N 個 ADC，依次錯開相位采樣；那么整體等效采樣率就是 N × Fs。
數學上：
其中 。
也就是說：
每個通道采樣的時刻錯開 。
如果4 通道交織，每通道采樣點錯開 90° 相位。
單個 ADC 的采樣速度受工藝、功耗、放大器帶寬限制；通過 并行多通道交織，就能 “堆出” 更高的等效采樣率，而不必讓單個 ADC 超頻。
當通道數增多時，任何細小的不一致都會在輸出中表現為周期性雜散 (spurs)，還有就是上面 TI 因子出現的問題，都一樣，不需要再寫一遍了。
這些誤差在頻譜上出現于：
即交織頻率的倍頻處。
比如4 通道 TI ADC，采樣率 Fs = 8 GS/s (每通道 2 GS/s)；若輸入 f_in = 2 GHz，任意 1 ps 的 timing skew → spur ≈ ?50 dBc！
除了少用 ADC 之外，就是使用時鐘系統了。使用超精細時鐘調節，相鄰通道的相位微調步進 ≈ 12 fs，相當于把時間偏差控制在信號周期的 0.02 %；還使用非重疊采樣時鐘（這我理解是差分）同組通道的采樣窗口錯開，防止“同時抓取”造成串擾。
交織采樣 = 多個“小 ADC”輪流采樣，合起來像一個超快的“大 ADC”，但通道間如果步伐不齊，就會在頻譜里“踩出雜音”。
