清華大學(xué)：一種面向 Chiplets 芯粒高效互連設(shè)計(jì)的可擴(kuò)展方法

當(dāng)芯片制程逼近物理極限，5nm、3nm 工藝的研發(fā)成本呈指數(shù)級(jí)飆升，整個(gè)半導(dǎo)體行業(yè)正面臨著后摩爾時(shí)代的嚴(yán)峻挑戰(zhàn)。

器件尺寸優(yōu)化放緩、單芯片制造成本高企、系統(tǒng)擴(kuò)展性受限等問題，讓傳統(tǒng)芯片設(shè)計(jì)思路難以為繼。為解決這一行業(yè)痛點(diǎn)，清華團(tuán)隊(duì)提供了全新思路，有望重塑高性能計(jì)算、AI 芯片等領(lǐng)域的技術(shù)格局。

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《50+份智算行業(yè)深度梳理合集》

50+行業(yè)深度：行業(yè)概述、市場現(xiàn)狀及空間、產(chǎn)業(yè)鏈及相關(guān)公司深度梳理

2025年超節(jié)點(diǎn)峰會(huì)合集

2025超節(jié)點(diǎn)數(shù)據(jù)中心峰會(huì)合集（1）

2025超節(jié)點(diǎn)數(shù)據(jù)中心峰會(huì)合集（2）

2025超節(jié)點(diǎn)數(shù)據(jù)中心峰會(huì)合集（3）

2025超節(jié)點(diǎn)數(shù)據(jù)中心峰會(huì)合集（4）

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在這樣的背景下，芯粒（Chiplet）技術(shù)憑借 "化整為零" 的思路成為行業(yè)新寵。通過將大芯片拆解為多個(gè)功能獨(dú)立的小芯片（芯粒），再通過先進(jìn)封裝技術(shù)集成，既能提升良率、降低成本，又能實(shí)現(xiàn)按需組合的靈活擴(kuò)展。特斯拉 2021 年推出的 Dojo 超級(jí)計(jì)算機(jī)、Tenstorrent 的 Wormhole 架構(gòu)，均采用了多芯粒集成方案，驗(yàn)證了該技術(shù)路線的可行性。

1、芯粒互連的三大技術(shù)難題

盡管芯粒架構(gòu)優(yōu)勢顯著，但多芯粒之間的互連網(wǎng)絡(luò)設(shè)計(jì)卻成為制約其性能發(fā)揮的關(guān)鍵瓶頸。傳統(tǒng)片上網(wǎng)絡(luò)（NoC）采用 2D-Mesh 拓?fù)洌谛玖鼍跋卤┞冻鲋T多缺陷：

（一）擴(kuò)展困境：不同拓?fù)浣Y(jié)構(gòu)的網(wǎng)絡(luò)直徑直接決定了系統(tǒng)擴(kuò)展性。當(dāng)芯粒數(shù)量達(dá)到 64 個(gè)時(shí)，2D-Mesh 的網(wǎng)絡(luò)直徑高達(dá) 2 (MN-1)，而超立方體拓?fù)鋬H為 log?N，差距極為明顯。隨著芯粒數(shù)量從 16 擴(kuò)展到 256，2D-Mesh 的延遲增長速度遠(yuǎn)超高基數(shù)拓?fù)洌瑹o法滿足大規(guī)模系統(tǒng)的需求。

（二）路由死鎖風(fēng)險(xiǎn)：多芯粒之間的跨芯粒傳輸容易引發(fā)死鎖問題。傳統(tǒng)路由算法在處理芯粒間數(shù)據(jù)交互時(shí)，缺乏有效的死鎖避免機(jī)制，導(dǎo)致數(shù)據(jù)傳輸阻塞，嚴(yán)重影響網(wǎng)絡(luò)性能。尤其在高負(fù)載場景下，死鎖問題會(huì)導(dǎo)致系統(tǒng)吞吐量大幅下降，難以發(fā)揮芯粒架構(gòu)的并行計(jì)算優(yōu)勢。

（三）帶寬利用率不足：傳統(tǒng) NoC 的接口設(shè)計(jì)固定，無法根據(jù)芯粒數(shù)量和業(yè)務(wù)需求靈活調(diào)整，導(dǎo)致帶寬資源浪費(fèi)或不足。在 AI 訓(xùn)練、高性能計(jì)算等大流量場景下，芯粒間的互連帶寬成為性能瓶頸，而傳統(tǒng)方案難以實(shí)現(xiàn)帶寬的高效利用。

2、清華四大核心技術(shù)突破

針對上述痛點(diǎn)，清華團(tuán)隊(duì)提出了一套完整的芯粒互連網(wǎng)絡(luò)設(shè)計(jì)方法論，通過四大核心技術(shù)創(chuàng)新，實(shí)現(xiàn)了高效可擴(kuò)展的多芯粒系統(tǒng)構(gòu)建。

（一）軟件定義接口分組

采用軟件定義的接口分組策略，支持可變芯粒基數(shù)。對于 2D-Mesh 拓?fù)洌涌诨鶖?shù)設(shè)為 4；對于超立方體拓?fù)洌鶖?shù)則為 log?N。通過接口交織和多通道設(shè)計(jì)，在不增加硬件復(fù)雜度的前提下，大幅提升了互連帶寬和資源利用率。這種靈活的接口配置方式，讓同一套芯粒設(shè)計(jì)可適配不同規(guī)模、不同拓?fù)涞南到y(tǒng)，降低了芯粒復(fù)用的成本。

（二）多拓?fù)浼嫒莼ミB架構(gòu)

團(tuán)隊(duì)設(shè)計(jì)了支持超立方體、nD-Mesh 和蜻蜓（Dragonfly）等多種拓?fù)涞幕ミB方案。

• 超立方體拓?fù)洌?/span>芯粒數(shù)量 N=2?，按維度聚類為 n 個(gè)接口組，網(wǎng)絡(luò)直徑僅為 n，無端口浪費(fèi)，適合大規(guī)模系統(tǒng)；
  
  
  
• nD-Mesh 拓?fù)洌和ㄟ^芯粒 ID 的維度映射，實(shí)現(xiàn)多維度互連，平衡擴(kuò)展性和硬件開銷；
  
• 蜻蜓拓?fù)洌簝?yōu)化長距離傳輸延遲，適合中大規(guī)模系統(tǒng)部署。

這種多拓?fù)浼嫒菰O(shè)計(jì)，讓用戶可根據(jù)系統(tǒng)規(guī)模和應(yīng)用場景靈活選擇，兼顧性能與實(shí)現(xiàn)復(fù)雜度。

（三）無死鎖自適應(yīng)路由算法

基于 Minus First Routing（MFR）算法，團(tuán)隊(duì)提出了改進(jìn)的無死鎖路由機(jī)制，通過三大關(guān)鍵設(shè)計(jì)保障死鎖避免：

• 禁止已通過正通道的數(shù)據(jù)包轉(zhuǎn)向負(fù)通道；
• 在等標(biāo)簽組中，通過虛擬通道分離正通道進(jìn)入的數(shù)據(jù)包與其他數(shù)據(jù)包；
• 優(yōu)化等標(biāo)簽組內(nèi)部設(shè)計(jì)，避免組內(nèi)死鎖。

該算法針對超立方體和 nD-Mesh 拓?fù)浞謩e優(yōu)化，既保證了路由適應(yīng)性，又通過嚴(yán)格的死鎖證明確保了傳輸可靠性。算法支持芯粒內(nèi)、芯粒間的高效數(shù)據(jù)傳輸，包括核心到核心、接口到接口、核心到接口等多種傳輸場景。

（四）靈活交織傳輸機(jī)制

提出了細(xì)粒度和粗粒度兩種交織傳輸模式：

• 細(xì)粒度交織：實(shí)現(xiàn)數(shù)據(jù)包級(jí)別的均勻調(diào)度，帶寬利用率高，流量分布均衡，適合高負(fù)載場景；
• 粗粒度交織：設(shè)計(jì)簡單，在低網(wǎng)絡(luò)負(fù)載下可降低功耗，兼顧能效比。

兩種模式可根據(jù)系統(tǒng)負(fù)載動(dòng)態(tài)切換，在不同場景下實(shí)現(xiàn)性能與功耗的最優(yōu)平衡。在 64bits/cycle 和 128bits/cycle 帶寬配置下，交織機(jī)制均能顯著降低傳輸延遲，提升系統(tǒng)吞吐量。

3、未來展望：芯粒技術(shù)的三大發(fā)展方向

隨著后摩爾時(shí)代的深入，芯粒技術(shù)將成為半導(dǎo)體行業(yè)的核心發(fā)展趨勢。基于清華團(tuán)隊(duì)的研究成果，未來芯粒互連網(wǎng)絡(luò)可能向以下方向演進(jìn)：

（一）智能自適應(yīng)調(diào)度：結(jié)合 AI 算法實(shí)現(xiàn)路由策略的動(dòng)態(tài)優(yōu)化，根據(jù)實(shí)時(shí)流量特征和系統(tǒng)負(fù)載，自動(dòng)調(diào)整拓?fù)渑渲煤吐酚陕窂剑M(jìn)一步提升網(wǎng)絡(luò)性能和能效比。

（二）異構(gòu)芯粒互連優(yōu)化：針對 CPU、GPU、AI 加速器等異構(gòu)芯粒的特性，設(shè)計(jì)專用互連接口和路由協(xié)議，實(shí)現(xiàn)異構(gòu)芯粒間的高效數(shù)據(jù)交互，推動(dòng)異構(gòu)計(jì)算系統(tǒng)的發(fā)展。

（三）光電子融合互連：將光互連技術(shù)與電互連結(jié)合，解決大規(guī)模芯粒系統(tǒng)的帶寬和功耗瓶頸。通過光電混合互連，實(shí)現(xiàn)更高帶寬、更低延遲的芯粒間傳輸，支撐 ExaScale 超級(jí)計(jì)算機(jī)等極端場景的需求。

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