最近芯科技圈發現一份深入講解3D FinFE生產的重磅報告，《先進制程中如何生產一個FinFET》這份報告聚焦制造FinFET的工藝。
其核心思路：從二維平面結構轉向三維立體結構，通過在硅襯底上雕刻出垂直的“鰭”（Fin）作為溝道，從而實現比傳統平面晶體管更優越的柵極靜電控制能力，以應對器件持續微縮帶來的功耗和性能挑戰。以下芯科技圈對報告的解讀。
FinFET其制造流程是一系列復雜且精密的步驟集成，核心階段與關鍵技術如下：
1. 鰭（Fin）的成型與圖案化
這是FinFET制造的標志性起點。與平面晶體管在襯底內進行擴散不同，FinFET的溝道是通過在硅襯底上蝕刻出薄而高的三維鰭狀結構來實現的。
?技術核心：由于鰭的寬度和間距極其微小，通常已超出193nm浸沒式光刻的單次曝光極限。因此，需要采用多重圖案化技術，例如自對準雙重/四重圖案化。該技術先制作“母版圖形”，再通過側墻沉積和刻蝕，將圖形密度加倍，從而制備出高密度、窄線寬的鰭陣列。
2. 源/漏（S/D）區的外延與應力工程
三維鰭結構的橫截面積很小，導致源漏區的接觸電阻顯著增加，成為瓶頸。
?技術核心：采用選擇性外延生長技術在裸露的鰭兩端生長硅鍺（對PMOS）或硅碳（對NMOS）等材料，形成“鉆石”狀的抬高源漏區。這不僅能增大接觸面積、降低接觸電阻，還能向溝道引入晶格應力，從而提升載流子遷移率。
3. 柵極堆疊（High-K Metal Gate, HKMG）的形成
為了進一步控制功耗并提升性能，FinFET采用高K介質金屬柵結構，并通常采用“后柵極”工藝。
?技術核心：后柵極或替換金屬柵工藝。先使用多晶硅作為“假柵”完成器件的主要結構制作（包括源漏形成等高溫工藝）。之后，移除假柵，在凹槽內依次沉積高K介質層和金屬柵極。金屬柵的功函數決定了晶體管的閾值電壓（Vt）。此工藝解決了金屬材料不耐高溫的問題，并實現了精確的Vt調控。
4. 中間段制程與后端互連
?中間段：隨著柵極間距不斷縮小，接觸孔與柵極之間的對準容差變得極小。為此引入了自對準接觸技術，即在柵極頂部形成一個介質保護帽，即使接觸孔與柵極有重疊，也能防止短路。
?后端互連：采用銅互連和雙大馬士革工藝進行布線。但隨著線寬持續縮小，銅導線中的阻擋層占比過高導致電阻急劇上升。因此，在最底層金屬（M0， M1）開始引入鈷、釕等無需厚重阻擋層的新互連材料，以控制電阻。
5. 核心挑戰與趨勢
制造FinFET不僅關乎上述步驟，還需應對由此帶來的新挑戰：
?顯著的寄生效應：鰭的立體結構帶來了更大的寄生電容（如柵-源/漏覆蓋電容）。同時，超細的柵、接觸孔和局部互連線導致寄生電阻急劇增加，會吞噬掉器件縮放帶來的部分性能增益。
?復雜的布局依賴效應：FinFET的性能（如遷移率、閾值電壓）強烈依賴于版圖布局，包括鰭的數目、擴散區長度、柵極的切割與間距、應力臨近效應等。設計時必須通過仿真和設計規則來建模和管理這些LDE。
?持續演進與未來方向：文檔指出，在多個FinFET工藝世代后，性能提升愈發困難。行業正在向環柵晶體管（如納米片）演進，以提供更好的柵極控制能力和更靈活的有效溝道寬度調控。此外，背面供電網絡技術也是重要發展方向，可將電源布線移至晶體管下方，釋放布線資源并改善供電。
以上總結一下：
制造一個FinFET是一個系統性工程，其精髓在于利用三維鰭結構、高K金屬柵、應力工程和先進圖案化/互連技術，在納米尺度上重新構建并精確控制晶體管。每一代工藝的進步都依賴于材料和工藝技術的創新，以在功耗、性能、面積成本和制造可行性之間取得平衡。
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