美光與Cadence Design Systems合作，加速DLEP驗證和合規(guī)進程

原創(chuàng) 美光科技 2026-03-12 11:00

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半導(dǎo)體生態(tài)系統(tǒng)是一個高度復(fù)雜、互相關(guān)聯(lián)的框架，其中包括各種行業(yè)、技術(shù)和機構(gòu)，旨在促進半導(dǎo)體器件的設(shè)計、制造、分銷和應(yīng)用。設(shè)計和知識產(chǎn)權(quán) (IP) 提供商是該框架的組成部分，在經(jīng)歷了各種大幅演變之后，這些提供商已成為當(dāng)代芯片開發(fā)中不可或缺的參與者。

隨著上世紀(jì) 80 年代電子設(shè)計自動化 (EDA) 工具的出現(xiàn)，以及上世紀(jì) 90 年代半導(dǎo)體 IP 產(chǎn)業(yè)的發(fā)展，片上系統(tǒng) (SoC) 設(shè)計越來越依賴于可復(fù)用的 IP 模塊。目前，在 SoC 所包含的器件中，超過 80% 為可復(fù)用 IP，典型的芯片會集成 200 多個 IP 模塊。¹

在半導(dǎo)體市場引入新技術(shù)，是一個相當(dāng)復(fù)雜的過程。其中生態(tài)系統(tǒng)伙伴（包括 IP 提供商和驗證 IP (VIP) 軟件供應(yīng)商）對新技術(shù)的支持程度往往起著決定性作用——可能會阻礙新技術(shù)的普及，也可能加速商業(yè)上的成功。

美光與 Cadence Design Systems 之間的戰(zhàn)略合作，標(biāo)志著內(nèi)存技術(shù)進步旅程中的重大里程碑。此次合作的重點是將直接鏈路 ECC 協(xié)議 (DLEP) 功能嵌入 Cadence 最新的 LPDDR5/5X 內(nèi)存控制器 IP、物理層 (PHY) IP 和驗證 IP (VIP) 中，從而顯著提高人工智能、汽車和數(shù)據(jù)中心應(yīng)用中的系統(tǒng)性能。

DLEP 在內(nèi)存技術(shù)中的重要性

DLEP 是一項重大創(chuàng)新，旨在解決傳統(tǒng)內(nèi)聯(lián)糾錯碼 (ECC) 技術(shù)的固有局限性。對于現(xiàn)代車輛中的高性能 AI 應(yīng)用和高可靠性高級駕駛輔助系統(tǒng) (ADAS) 應(yīng)用而言，該技術(shù)尤為重要。DLEP 的核心優(yōu)勢在于其能夠回收較大比例的有效負(fù)載內(nèi)存空間和帶寬，否則這些空間和帶寬將被分配給內(nèi)聯(lián) ECC 使用。這種回收能力，是 DLEP 能夠提高系統(tǒng)性能和資源效率的基礎(chǔ)。美光與 Cadence 攜手合作，充分實現(xiàn)了這些增強功能。

DLEP 是一項重大創(chuàng)新，旨在解決傳統(tǒng)內(nèi)聯(lián) ECC 技術(shù)存在的局限性。DLEP 所實現(xiàn)的改進對于需要高可靠性和極高性能的應(yīng)用至關(guān)重要，例如汽車行業(yè)中的 AI 加速器和 ADAS。

使用標(biāo)準(zhǔn) DRAM 與使用支持 DLEP 的 DRAM 進行 ECC 數(shù)據(jù)傳輸?shù)膶Ρ?/span>

DLEP 的主要優(yōu)勢之一是它能夠回收相當(dāng)大比例的有效負(fù)載內(nèi)存空間、至少 6% 的額外可尋址內(nèi)存空間和帶寬，可將帶寬增加 15% 至 25%。如果沒有 DLEP，這些空間和帶寬將被用于內(nèi)聯(lián) ECC 糾錯。這種回收能力可帶來系統(tǒng)性能和效率的提高，從內(nèi)存管理的角度來看，功耗（pJ/b，皮焦耳/位）可降低約 10%。²美光與 Cadence 之間的合作確保了這些優(yōu)勢的充分發(fā)揮。

從圖中可以看出，與內(nèi)聯(lián) ECC 相比，DLEP 的帶寬要增加 15% 至 25%

通過戰(zhàn)略合作確保集成和驗證

美光的高級 DLEP 功能已無縫集成到 Cadence 的 LPDDR5/5X IP 組合和 VIP 工具套件中。這種集成旨在優(yōu)化復(fù)雜 SoC 設(shè)計的驗證過程，從而能夠在各種應(yīng)用中高效部署 DLEP 技術(shù)。VIP 解決方案對于驗證新興內(nèi)存技術(shù)的運行和效率起到重要作用。美光與 Cadence 建立了穩(wěn)固的合作關(guān)系，以確保 DLEP 的快速普及，從而為內(nèi)存技術(shù)確立新的標(biāo)準(zhǔn)。

Cadence 的 VIP 工具集提供了一些至關(guān)重要的優(yōu)勢，例如對復(fù)雜 SoC 架構(gòu)進行徹底驗證、提高驗證準(zhǔn)確性、加速產(chǎn)品上市、降低成本，以及協(xié)議合規(guī)性評估和自動測試生成等高級功能，所有這些優(yōu)勢都有助于可靠、高效地部署新的內(nèi)存解決方案。Cadence 的 LPDDR5X VIP 內(nèi)存模型³支持 DLEP 功能，允許開發(fā)人員在調(diào)試模式下訪問用于存儲 ECC 的額外內(nèi)存單元，在讀取/寫入時即時回調(diào)覆蓋存儲位的值，以及在啟用 DLEP 時檢查被禁用的模式。

這種集成方法有助于充分實現(xiàn) DLEP 技術(shù)的優(yōu)勢，為下一代解決方案提供底層支持。

DLEP 在 AI 和汽車應(yīng)用中的優(yōu)勢

將 DLEP 集成到內(nèi)存架構(gòu)中，可為 AI、汽車行業(yè)以及其他需要增強的可靠性、卓越性能、數(shù)據(jù)完整性和更高能效的行業(yè)帶來巨大優(yōu)勢。所有這些優(yōu)勢相結(jié)合，可延長任務(wù)關(guān)鍵型系統(tǒng)的正常使用期限。此外，這些技術(shù)進步還有助于降低成本，增大 DLEP 技術(shù)所帶來的價值。

推動 DLEP 普及

Cadence 與美光的合作正在推動 DLEP 技術(shù)普及，使系統(tǒng)設(shè)計人員能夠?qū)崿F(xiàn)更高的帶寬、更好的內(nèi)存利用率、更低的功耗，同時滿足嚴(yán)格的功能安全要求。通過將 DLEP 集成到 Cadence 的 LPDDR5/5X 控制器、PHY IP 和 VIP 中，工程師可從經(jīng)過硅驗證的強大解決方案中受益——這些解決方案可簡化驗證過程，縮短產(chǎn)品上市時間。隨著數(shù)據(jù)密集型工作負(fù)載和安全關(guān)鍵型工作負(fù)載不斷增加，Cadence 和美光的合作為汽車、AI 等領(lǐng)域帶來了高效可靠的高性能內(nèi)存解決方案。

¹帶有增強型 ECC 功能的 LPDDR5X 直面汽車行業(yè)挑戰(zhàn) | 美光科技。典型內(nèi)聯(lián)系統(tǒng) ECC 方案與 DLEP 進行對比測試的結(jié)果值

²《知識產(chǎn)權(quán)的發(fā)展趨勢》，全球半導(dǎo)體聯(lián)盟知識產(chǎn)權(quán)利益小組

³https://www.cadence.com/en_US/home/tools/system-design-and-verification/verification-ip/simulation-vip/memory-models/dram/lpddr5.html

本文作者

Jorge Moguel

高級生態(tài)賦能經(jīng)理

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